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时间:2020-09-22
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1、XilinxFPGA实验报告——基于IP核的乘法器的设计基于IP核的乘法器的设计1.实验内容1)利用ISE软件的IP核和VHDL进行混合设计一个16位的乘法器;2)用ISE进行仿真并且进行性能比较;2.实验目的1)熟悉Xilinx的ISE软件的使用和设计流程;2)掌握ISE仿真方法;3.实验环境1)PC机一台;2)Xilinx的ISE软件一套;4.实验原理图1给出了16位乘法器的原理图CLK图1两个16位乘法器的原理图ABAQ1AQ21A乘法器1乘法器2图2IP核乘法器的原理图XilinxISE的coregenerator提供了功能强大的IP(intel
2、lectualProperty)核,主要有BasicElements,Clocking,Communication&Networking,DigitalSignalProcessing,I/OInterface,MathFunctions,Memories&StorageElements,StandardBusInterface。通过使用这些IP核资源可以大大缩短设计周期,提高设计效率。在本设计中,使用了IP核MathFunction中的Multiplier资源。通过GUI接口,可以很容易设计任意位的,有符号或无符号的乘法器。图2给出了IP核提供的乘法器
3、的原理图。5.实验步骤1)打开ISE软件创建一个新的工程,并选择器件的类型;2)用IP核生成一个16位的乘法器multiplier1;3)用VHDL语言生成一个16位的乘法器multiplier2;4)用例化语句component,portmap合成一个顶层文件top.vhd;1)调用ISE仿真器进行行为仿真,观察仿真结果;2)调用ISE仿真器进行时序仿真,观察仿真结果;1.实验结果1)代码顶层文件Multiply_top.vhdlibraryIEEE;useIEEE.STD_LOGIC_1164.ALL;entityMultiply_topisPort
4、(number1:inSTD_LOGIC_VECTOR(15downto0);number2:inSTD_LOGIC_VECTOR(15downto0);result1:outSTD_LOGIC_VECTOR(31downto0);result2:outSTD_LOGIC_VECTOR(31downto0);clock:inSTD_LOGIC);endMultiply_top;architectureBehavioralofMultiply_topiscomponentMultiplyport(A:inSTD_LOGIC_VECTOR(15downto0
5、);B:inSTD_LOGIC_VECTOR(15downto0);CLK:inSTD_LOGIC;P:outSTD_LOGIC_VECTOR(31downto0));endcomponent;componentMultiply2port(A:inSTD_LOGIC_VECTOR(15downto0);B:inSTD_LOGIC_VECTOR(15downto0);CLK:inSTD_LOGIC;P:outSTD_LOGIC_VECTOR(31downto0));endcomponent;beginU0:Multiplyportmap(A=>number
6、1,B=>number2,CLK=>clock,P=>result1);U1:Multiply2portmap(A=>number1,B=>number2,CLK=>clock,P=>result2);endBehavioral;乘法器Multiply2.vhdlibraryIEEE;useIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;entityMultiply2isport(A:inSTD_LOGIC_VECTOR(15downto
7、0);B:inSTD_LOGIC_VECTOR(15downto0);CLK:inSTD_LOGIC;P:outSTD_LOGIC_VECTOR(31downto0));endMultiply2;architectureBehavioralofMultiply2isbeginP<=A*B;endBehavioral;测试文件:LIBRARYieee;USEieee.std_logic_1164.ALL;ENTITYtest_topISENDtest_top;ARCHITECTUREbehaviorOFtest_topIS--ComponentDeclar
8、ationfortheUnitUnderTest(UUT)COMPONENTMu
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