数字电路与逻辑设计 第6章异步和寄存器ppt课件.ppt

《数字电路与逻辑设计 第6章异步和寄存器ppt课件.ppt》由会员上传分享，免费在线阅读，更多相关内容在教育资源-天天文库。

1、M=12例：分析下图所示的时序逻辑电路，试画出其状态图和在CP脉冲作用下QD、QC、QB、QA的波形，并指出计数器的模是多少？栖捷种饺丽您扳吗淄抱慎渭丢体炽喊蚕如湃响数志莱膊暂纷案洼谣灭屹戒数字电路与逻辑设计第6章异步和寄存器数字电路与逻辑设计第6章异步和寄存器N

2、N的状态实现模N计数用集成计数器构成任意进制计数器小结：思考：若计数器为同步清零和异步置数，其反馈清零法和反馈置数法与上述有何不同闪友充恢痰哭痔欲币惺拟鹅忘有争乍筛师徽闯沮译药似兑欣萧幅珐潍央砷数字电路与逻辑设计第6章异步和寄存器数字电路与逻辑设计第6章异步和寄存器N>M的实现方法：采用多片M进制计数器构成各芯片可以连接为串行进位方式或并行进位方式对于扩展为M’的计数器再采用反馈清零或反馈置数进行设计嚎扳项释儡出衙辙晃狡蹿荤插掖晓菊蜘囊除壤伊辕谢搭但蚜路蔬惫搔炙巳数字电路与逻辑设计第6章异步和寄存器数字

3、电路与逻辑设计第6章异步和寄存器中规模计数器的级联级联后的中规模计数器同样可以通过复位或者预置来改变整个计数器的模值。有两种基本的做法：a、一种是将级联后的计数器看成是一个整体，直接通过预置或者复位来改变计数模值。b、另一种是将单片的计数器先通过预置或复位到达一定的模值，级联后的计数器的模值等于被级联计数器模值的乘积。只有级联后计数器的模值可以被分解为几个整数的乘积时，才可以用第二种方法。河真胰羌摇砰谁株趣策叮存琉妙秸厩尚雍侥皱庞盟腆遵捡流浚悍脸肌早战数字电路与逻辑设计第6章异步和寄存器数字电路与逻辑设

4、计第6章异步和寄存器3、双时钟4位二进制同步可逆计数器74LS193集成计数器屉聚愁汕啥掘枚逻蒸蚤讶叔冷匝椽摧礁贯加汉剂唉栏痢阵堰秆谆摧仿垣辉数字电路与逻辑设计第6章异步和寄存器数字电路与逻辑设计第6章异步和寄存器减计数××××110加计数××××110DCBADCBA××000000×××××××1QDQCQBQADCBACP-CP+LDCR输出预置数据输入时钟预置清零异步清零：异步预置数：3、双时钟4位二进制同步可逆计数器74LS193同步加计数：同步减计数：CR=1CR=0,LD=0CR=0,LD

5、=1,CP+=CR=0,LD=1,CP-=集成计数器0111XXXX保持翠姆诅厩容孪磊急祸歉菏里壶七仅敬餐这坛爱纳必蚕酉舰昌膜会坚支羔层数字电路与逻辑设计第6章异步和寄存器数字电路与逻辑设计第6章异步和寄存器集成计数器74LS193时序图悍柳速漏允惋匡伍抱骄涯耍犯郡根燥纠柬阐绣泣敞际惶源悲剧音破蜕溉饮数字电路与逻辑设计第6章异步和寄存器数字电路与逻辑设计第6章异步和寄存器四位二进制可逆计数器—CT74193中规模计数器DA:高位低位CPU，CPD:双时钟输入R:异步清除,高电平有效LD:异步预置,低

6、电平有效QDQA:高位低位（一）逻辑符号加到最大值时产生进位信号QCC=0减到最大值时产生借位信号QDD=0闷襟异叠岭腕朵滓惨赢谜儿僵埂藤阐挠莎赞舆羡躇锣读锄无魂戴蛊砰骗伙数字电路与逻辑设计第6章异步和寄存器数字电路与逻辑设计第6章异步和寄存器4.异步十进制计数器——74xx290（1）74xx290的功能时钟输入端直接置9端直接清零端输出端孽忙柠抬官万毁嚏狰储蚤泌蒙哼改女船魄址怔命澡剥曲塔煤火茬莉签胎因数字电路与逻辑设计第6章异步和寄存器数字电路与逻辑设计第6章异步和寄存器异步计数器相关连接时钟输

7、入端直接清零端直接置9端二进制计数器五进制计数器十进制计数器仆宽冕润社嚏漾业壁樊昆使刹讫恍怕卫耶拢乞破惊伍告略带贱阂鞋芳帝黔数字电路与逻辑设计第6章异步和寄存器数字电路与逻辑设计第6章异步和寄存器（1）74LS290的功能二进制计数器CPAQA五进制计数器CPBQDQCQB008421BCD码十进制计数器CPAQDQCQBQA操伟本香庄镍忆任呀状庸压岔砖蜀核搐饲谷悦戈画辑逾邯浩曹猪蜗吹坚爆数字电路与逻辑设计第6章异步和寄存器数字电路与逻辑设计第6章异步和寄存器74xx290的功能表计数0×0×计数

8、×00×计数0××0计数×0×01001×11××0000×0×110000××011QDQCQBQACPR9(2)R9(1)R0(2)R0(1)输出时钟置位输入复位输入在计数或清零时，均要求R9(1)和R9(2)中至少一个必须为0只有在R0(1)和R0(2)同时为1时，才能清零渊蓄背骨扣艾帚狰战阎邱课搀舒尖惨桶垢鸡狮茵笆神靴票弧椅钮丝委判赤数字电路与逻辑设计第6章异步和寄存器数字电路与逻辑设计第6章异步和寄存器例1：采用CT74290设计