实验三 序列信号检测器的设计.doc

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1、实验三序列信号检测器的设计一、实验目的1．学习一般有限状态机的设计；2．使用原理图输入法进行一般数字电路设计。二、设计要求1．先用原理图输入法设计0111010011011010序列信号发生器；2．再设计一个序列信号检测器，若系统检测到串行序列11010则输出为“1”，否则输出为“0”，并对其进行仿真和硬件测试。三、实验原理1、序列信号发生器本次实验的序列信号发生器采用原理图法，用74161产生选择地址，第四位选择两个数据选择器分别导通，低三位作为8选1数据选择器的地址输入，8选1数据选择器输入数据通道依据所要求产生的脉冲序列接固定电平。其原理图如下：图1序列信号发生

2、器2、序列信号检测器（1）状态转移图四、实验步骤31、信号检测器（1）建立工作库文件夹，输入设计项目VHDL代码，如下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYSCHKISPORT(SIN,CLK,CLR:INSTD_LOGIC;--SIN串行输入数据位RF:OUTSTD_LOGIC);--检测结果输出ENDSCHK;ARCHITECTUREbehavOFSCHKISSIGNALQ:INTEGERRANGE0TO5;SIGNALD:STD_LOGIC_VECTOR(4DOWNTO0);BEGIND<="11010";-

3、-5位待检测预置数PROCESS(CLK,CLR)BEGINIFCLR='1'THENQ<=0;ELSIFCLK'EVENTANDCLK='1'THEN--时钟到来时，判断并处理当前输入的位CASEQISWHEN0=>IFSIN=D(4)THENQ<=1;ELSEQ<=0;ENDIF;WHEN1=>IFSIN=D(3)THENQ<=2;ELSEQ<=0;ENDIF;WHEN2=>IFSIN=D(2)THENQ<=3;ELSEQ<=2;ENDIF;WHEN3=>IFSIN=D(1)THENQ<=4;ELSEQ<=0;ENDIF;WHEN4=>IFSIN=D(0)THEN

4、Q<=5;ELSEQ<=2;ENDIF;WHENOTHERS=>Q<=0;ENDCASE;ENDIF;ENDPROCESS;PROCESS(Q)BEGINIFQ=5THENRF<='1';--序列数检测正确，输出1ELSERF<='0';--序列数检测错误，输出0ENDIF;ENDPROCESS;ENDbehav;（2）对其进行仿真如图图5信号检测器仿真图3（3）将其转换成可调用元件如图图6五、实验心得1、为了使实验现象直观明了——当检测到11010时检测器LED亮，同时用移位寄存器输出已检测到的五位11010，用LED显示，移位寄存器依次输出产生的16个信号，分五位

5、移存输出，这样就使实验结果非常明显的表现出来。2、为了使设计简化，顶层文件采用原理图法，直接将三个模块连接起来就可以了。3、作检测器时要先画出其状态转移图，否则很容易出错。4、在原理图连接中一个信号可以分成多个分支，连接到其他输入端口中；但是两个及两个以上信号不能同时连到一个输入端口，否则后编译出错。3