eda实验报告实验三：序列信号发生器与检测器设计++++

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1、Nb大学实验报告学生姓名：EDA教父学号：6100xxxx99专业班级：通信实验类型：□验证□综合□设计□创新实验日期：2012-10-15实验成绩：实验三序列信号发生器与检测器设计一、实验目的1、进一步熟悉EDA实验装置和QuartusⅡ软件的使用方法；2、学习有限状态机法进行数字系统设计；3、学习使用原理图输入法进行设计二、设计要求完成设计、仿真、调试、下载、硬件测试等环节，在EDA实验装置上实现一个串行序列信号发生器和一个序列信号检测器的功能，具体要求如下：1、先用原理图输入法设计011101

2、0011011010序列信号发生器，其最后6BIT数据用LED显示出来；2、再设计一个序列信号检测器，检测上述序列信号，若检测到串行序列“11010”则输出为“1”，否则输出为“0”；三、主要仪器设备1、微机1台2、QuartusII集成开发软件1套3、EDA实验装置1套四、实验原理1、序列信号发生器CNT00000001001000110100010101100111ZOUT01110100CNT10001001101010111100110111101111ZOUT11011010复位信号CLR

3、N。当CLRN=0时，使CNT=0000，当CLRN=1时，不影响程序运行，每来一个CLK脉冲CNT加一。2、序列信号检测器7状态转移图：五、实验步骤1、信号发生器1）建立工作库文件夹，输入设计项目VHDL代码，如下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYXLSIGNAL16_1ISPORT(CLK,CLRN:INSTD_LOGIC

4、;LED:BUFFERSTD_LOGIC_VECTOR(5DOWNTO0);LEDOUT:OUTSTD_LOGIC_VECTOR(5DOWNTO0);ZOUT:OUTSTD_LOGIC);ENDXLSIGNAL16_1;ARCHITECTUREoneOFXLSIGNAL16_1ISSIGNALCNT:STD_LOGIC_VECTOR(3DOWNTO0);SIGNALZREG:STD_LOGIC;--SIGNALCNT8:STD_LOGIC_VECTOR(2DOWNTO0);BEGINprocess(

5、clK)begin7casecntisWHEN"1000"=>LED<="101001";WHEN"1001"=>LED<="010011";WHEN"1010"=>LED<="100110";WHEN"1011"=>LED<="001101";WHEN"1100"=>LED<="011011";WHEN"1101"=>LED<="110110";WHEN"1110"=>LED<="101101";WHEN"1111"=>LED<="011010";WHEN"0000"=>LED<="110100"

6、;WHEN"0001"=>LED<="101001";WHEN"0010"=>LED<="010011";WHEN"0011"=>LED<="100111";WHEN"0100"=>LED<="001110";WHEN"0101"=>LED<="011101";WHEN"0110"=>LED<="111010";WHEN"0111"=>LED<="110100";WHENOTHERS=>LED<=NULL;ENDCASE;ENDPROCESS;PROCESS(CLK,CLRN)BEGINIF(CLR

7、N='0')THENCNT<="0000";ELSEIF(CLK'EVENTANDCLK='1')THENCNT<=CNT+'1';ENDIF;ENDIF;ENDPROCESS;PROCESS(CNT)BEGIN7CASECNTISWHEN"0000"=>ZREG<='0';WHEN"0001"=>ZREG<='1';WHEN"0010"=>ZREG<='1';WHEN"0011"=>ZREG<='1';WHEN"0100"=>ZREG<='0';WHEN"0101"=>ZREG<='1';WHEN

8、"0110"=>ZREG<='0';WHEN"0111"=>ZREG<='0';WHEN"1000"=>ZREG<='1';WHEN"1001"=>ZREG<='1';WHEN"1010"=>ZREG<='0';WHEN"1011"=>ZREG<='1';WHEN"1100"=>ZREG<='1';WHEN"1101"=>ZREG<='0';WHEN"1110"=>ZREG<='1';WHEN"1111"=>ZREG<='0';WHENOTHERS=>ZREG<='0