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1、《数字电路与逻辑设计实验》实验报告题目数字钟电路设计学院：信息工程学院系电子信息工程专业：班级：学号：学生姓名：同组同学：指导教师：递交日期：多功能数字钟设计一、实验目的1、综合应用数字电路知识，提高逻辑电路设计能力；2、学习使用protel或Altiumdesigner进行电子电路的原理图设计、印制电路板设计；3、学习电路板制作、安装、调试技能和设计流程；4、了解数码管，译码器，555定时器及以下中规模器件的逻辑功能和使用方法。二、设计任务和设计要求1、设计一多功能数字钟并进行仿真和PCB板制作。2、基本功能：准确计时，以数字形
2、式显示时、分、秒的时间。3、扩展功能：校正时间，定时控制，正点报时。三、设计方案1、数字钟设计方案基本框图如下闹钟整点报时扩展电路主体电路秒分时个位十位个位十位十位个位译码译码时计数器译码译码译码译码秒计数器分计数器秒脉冲信号校正控制显示译码模块↑整点报时模块←←→计数模块闹钟模块↑控制模块2、各模块设计原理1.时的设计：时的计数以24小时为周期，按通常的习惯，24小时计数器的计数序列为00，01，…，22，23，00，…，即当计数到23小时59分59秒时，再来一个秒脉冲，计数器就进到00时00分00秒。这样，可利用反馈置数或反馈
3、清零法进行二十四进制计数，本实验采用74LS161进行设计。2.分、秒的设计：分和秒计数器都是模M=60的计数器。计数规律为00，01，…，58，59，00，…。它们的个位都是十进制，而十位则是六进制。3.译码显示：将计数器和闹钟输出的4位二进制代码，译码显示出相应的十进制数状态，可利用显示译码器和数码管实现。4.校时电路：校时可用1s脉冲快速校正，也可手动产生单次脉冲慢校正至时或者分计数器。可设置不同脉冲来控制实现校正或正常计数。5.定时控制：数字钟在指定的时刻发出信号，实现闹钟功能，通过数据选择器使得在设定闹钟是可在数码管上显
4、示设定时间而不影响正常计数。6.正点报时：每当数字钟计时快要到正点时发出声响，通常按照4低音1高音的顺序发出间断声响，以最后一声高音结束的时刻为正点时刻，即当分达到59，秒达到50开始发出声响，50、52、54、56、58、60（高音）。3、各模块设计原理图1.总体设计图2.各模块电路原理图及实验仿真结果3.1）计数模块电路原理图，如图1所示图12）显示译码模块时钟正常计数模拟结果，如图2所示图23）闹钟模块原理图如图3所示闹钟和正常时钟比较模块电路闹钟设定电路图33）整点报时模块电路原理图如图4图44）秒脉冲产生电路原理图，见下
5、图5图5四、主要实验元件及器材清单CommentDescriptionDesignatorFootprintLibRefQuantityCapCapacitorC1,C2RAD-0.3Cap2DpyGreen-CC7.62mmBlackSurfaceGreen7-SegmentDisplay:CC,RHDPDS1,DS2,DS3,DS4,DS5,DS6LEDDIP-10/C5.08RHDDpyGreen-CC674LS161HH,HL,MH,ML,SH,SL,Ua,Ub,UcDIP-1674LS1619BellElectrical
6、BellLS1PIN2Bell1Res2ResistorR1,R2,R3AXIAL-0.4Res23SW-2BS[JF],S[JS]SW-2BSW-2B2NE555PPrecisionTimerUdP008NE555P174LS00UH,UHZ,UM,USDIP-1474LS00474LS153UJDIP-1674LS174LS13UJ1DIP-1474L174LS09UJ3DIP-1474L174LS48BCD-to-Seven-SegmentLatch/Decoder/DisplayDriverU[HH],U[HL],U[MH
7、],U[ML],U[SH],U[SL]648-08MC74HC4511N6五、系统设计与实现1、总电路图（见附页）2、工程变化订单（见附页）3、PCB图（见附页）4、3D图（见附页）六、总结通过本次软件仿真设计实验收获很多，耗时也比较多，从一开始的基本模制计数器的设计到最后数字钟的形成都经历了很多困难，但最终还是解决并成功的完成了多功能数字钟的设计。首先说一下遇到的问题主要有一下6点。1、对Altiumdesigner软件的基本操作不熟悉，一边摸索一边画图（包括元器件查找、元件布局和布线，环境配置等）；1、在进行整点报时模块和闹钟
8、模块设计的时候面临的问题是蜂鸣器的高低音无法区分，整点报时的时候蜂鸣器只要满足条件就一直响，没有高低音的区别，在进行闹钟设计的时候更加困难，一开始只能在电路里设计不可调节的闹钟设计到后来的任意时刻的设置且在数码管上显示不影响正常计数，一开始想着通过
