数字电子技术课程设计报告纸(交通灯控制器模版).doc

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1、浙江万里学院电子信息学院课程设计报告数字电子技术课程设计报告题目：基于FPGA的数字频率计设计学年：2011-2012学期：2专业：电气工程及其自动化班级：电气104学号：2010013919姓名陈威指导教师：洪群欢时间：12年2月13日～12年2月17日浙江万里学院电子信息学院11浙江万里学院电子信息学院课程设计报告目录1设计任务与要求12系统设计总体方案13各模块电路具体实现23.1时钟分频模块23.2十进制减法计数模块33.3数码管显示及译码模块53.4交通信号灯电路模块63.5时序状态控制模块64设计测试结果95总结9附录1011浙江万里学院电子信息学院课程设

2、计报告1设计任务与要求本课题要完成的设计任务与要求如下：（1）绿灯亮预设时间为25s，黄灯亮预设时间为3s，红灯亮预设时间为30s；（2）预设时间通过数码管显示倒计时时间；2系统设计总体方案根据设计任务与要求，交通灯控制器系统主要有分频模块、十进制减法计数模块、数码管显示及译码模块、交通信号灯电路模块、时序状态控制模块等电路模块组成，其系统组成框图如图1所示。分频模块交通灯电路及数码管显示模块时序控制模块计数模块图1交通灯控制器系统设计组成框图各模块电路设计的主要思路和具体方案如下：11浙江万里学院电子信息学院课程设计报告（1）时钟分频模块：通过Verilog硬件描述

3、语言、32.768K晶振、T触发器等不同方法分频得到1HZ的时钟信号；（2）十进制减法计数模块：通过应用VerilogHDL硬件描述语言和用74192来十进制设计减法计数模块；（3）数码管显示及译码模块:通过共阴数码管及共阴译码驱动电路实现倒计时计数的显示；（4）交通信号灯电路模块：在东南西北四个方向安装绿黄红三种颜色的LED灯，四条人行道上分别装上红绿灯，南北对应一组，东西一组，设计成一个模拟现实的道路交通灯；（5）时序状态控制模块：通过应用VerilogHDL硬件描述语言编写控制程序，控制整个系统。3各模块电路具体实现3.1时钟分频模块方案一。根据整个系统中各模块

4、电路的需求，本模块主要实现将EDA实验板上50MHz晶振产生的时钟脉冲经过分频得到1Hz的时钟信号，考虑到应用触发器或计数器来设计，电路实现比较困难和繁琐，因此选择应用Verilog硬件描述语言来设计本模块电路，具体程序如下：moduleclk_25(CLK_in,CLK_out);inputCLK_in;11浙江万里学院电子信息学院课程设计报告outputCLK_out;regCLK_out;reg[25:0]temp;always@(posedgeCLK_in)beginif(temp>=25000000)begintemp=0;CLK_out=~CLK_out;

5、endelsetemp=temp+1;endendmodule经过QuartusII软件编译综合后，电路的模块图如图2所示。11浙江万里学院电子信息学院课程设计报告图2时钟分频模块电路图方案二。要获得1Hz的时钟脉冲，还可以应用EDA实验板上32.768K晶振产生的脉冲信号经过CD4060分频。在实验板上已有4Hz的脉冲信号。将4Hz的脉冲信号转化成1Hz，可以应用T触发器来分频，具体电路如图3。11浙江万里学院电子信息学院课程设计报告图3由T触发器构成的时钟分频电路图3.2十进制减法计数模块方案一、用两片74192芯片来实现两位十进制减法计数，以完成设计要求的绿灯亮

6、25秒，黄灯5秒，红灯30秒的倒计时计数项目。下图预制数为30：图474192设计的减法计数器电路图方案二。应用VerilogHDL硬件描述语言来设计本模块电路，具体程序如下：modulejishu_25(clk,ld,a,q,cout);inputclk,ld;input[3:0]a;output[3:0]q;outputcout;reg[3:0]q;regcout;always@(posedgeclkornegedgeld)11浙江万里学院电子信息学院课程设计报告beginif(~ld)beginq=a;cout=1;endelseif(q>0)beginq=q-

7、1;if(q==0)cout=1;elsecout=1;endelseif(q==0)beginq=9;cout=1;endendendmodule模块如图5：11浙江万里学院电子信息学院课程设计报告3.3数码管显示及译码模块根据7段共阴数码管的显示驱动电路有CD4511和7448，本模块电路选用CD4511作为显示译码驱动电路，具体电路原理图如图5所示。11浙江万里学院电子信息学院课程设计报告图5倒计时显示译码模块电路图11浙江万里学院电子信息学院课程设计报告3.4交通信号灯电路模块本模块是整个系统的控制对象，也是系统设计的一个重要组成部分。根据实