可编程倍频器.doc

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1、可编程倍频器一、倍频器的概念倍频器（frequencymultiplier）使输出信号频率等于输入信号频率整数倍的电路。输入频率为f1，则输出频率为f0＝nf1，系数n为任意正整数，称倍频次数。倍频器用途广泛，如发射机采用倍频器后可使主振器振荡在较低频率，以提高频率稳定度；调频设备用倍频器来增大频率偏移；在相位键控通信机中，倍频器是载波恢复电路的一个重要组成单元。二、倍频器的原理通用锁相倍频原理：锁相就是相位同步控制，完成两个信号相位同步的自动控制系统就称为锁相环。倍频就是将输入信号频数整数倍处理后输出。如图1所示是锁相环的组成图，它是一闭环系统，由鉴相器(PhaseDete

2、ctorPD)、环路滤波器(LoopFilterLF)以及压控振荡器(VoltageControlledOscillatorVCO)构成。PD对输入信号ui(t)和反馈信号uf(t)的相位做比较，运算处理；LF是一个线性低通网络，用来滤除ud(t)中的高频成分和调整环路的参数，LF的输出信号uc(t)被用来控制VCO的频率和相位；VCO是一个电压频率变换装置，它的频率随uc(t)变化。鉴相器检测输入信号与反馈信号之间的相位偏差，利用相位偏差产生控制信号，从而减少或消除相位偏差。当锁相环输入信号的频率固定时，如果环路能够锁定，那么输出信号频率f0可以和输入信号频率fi相同，即

3、可以消除频差而有一个固定的相差。如果在反馈之路中加入一个N分频器，由于环路锁定后无频差，即输入频率等于反馈频率，那么输出频率为f0=Nfi，即输出频率是输入频率的N倍。三、倍频器的设计方案一：基于锁相环的倍频器系统选用CD4046锁相环，图2所示是CD4046锁相环与单片机接口图。该锁相环采用CMOS电路，最高工作频率为1MHz以上。整个电路由PD1、PD2、压控振荡器、源极跟随器和一个5V左右的齐纳二极管等几部分组成，只需在外部加相应的外围电路即可构成所需的锁相环路。其中，PD1为异或门鉴相器，无鉴频功能；环路的捕捉带极小；PD2为三态数字鉴相器。这两个鉴相器有公共的信号输

4、入端(14端)(ui(t))和反馈输入端(3端)(uf(t))，在此选用PD2。环路滤波器接在13端(ud(t))；9端是VCO的控制端(uc(t))，4端是输出端(uo(t))；定时电容C2接在6、7端；接在11端的电阻R2可以起到改变振荡频率的作用。可根据1端的状态判断整个环路的状态；14端与通用I/O口P116连接，用于检测外部的输入信号；3端与P115连接，输出经单片机内部处理后的反馈信号；4端与内部计数器接口T1相连，接收倍频后输出的信号。在1端串联电阻R4和电容C3，同时在R4两端分别用P113和P114相连。由于锁相环从失锁到锁定要经过一个高电平到低电平的过渡过

5、程，于是在电容C3两端就会累积一定的电量。当P114为高电平，P113为与3端同相位的脉冲信号时，则可判断环路已锁定。在此利用单片机取代了分频器的作用，通过软件编程可以柔性地实现外部输入信号的倍频。方案二：基于VHDL的数字倍频器设计数字倍频器的原理框图如图1所示，其中fc是作为数字倍频器晶振的高频时钟信号，fi为输入信号，经过倍频得到了输出信号fo，且fo=K·fi，即fo是fi的倍频。从图1中可以出，输入信号fi的周期Ti内对时钟信号fc进行计数，设在周期Ti内计数值为N，即得。同时,将N除以倍频系数K,所得商的整数部分作为下一步的分频系数。则。将两式相代可以得出fo=

6、

7、N/K

8、Nfi，若N/K能整除时，fo=Kfi将实现倍频器的功能。当N/K不能整除时，将产生误差，这是由于舍去N/K整除后的余数而产生的截断误差。