任意倍数奇数分频 Verilog.doc

《任意倍数奇数分频 Verilog.doc》由会员上传分享，免费在线阅读，更多相关内容在教育资源-天天文库。

1、自己写的代码，只是经过功能仿真之后的。如果有更好的方法的话，请指教了。//奇数分频modulediv_clk(inputclk_in,inputrst_n,outputclk_div);reg[3:0]count1;reg[3:0]count2;regclk_div_1;regclk_div_2;always@(posedgeclk_in,negedgerst_n)beginif(!rst_n)begincount1<=4'b0;clk_div_1<=1;endelseif(count1==4'b0010)begincount1<=4'b0;clk_div_1<=0

2、;endelsebegincount1<=count1+4'b1;clk_div_1<=1;endendalways@(negedgeclk_in,negedgerst_n)beginif(!rst_n)begincount2<=4'b0;clk_div_2<=1;endelseif(count2==4'b0010)begincount2<=4'b0;clk_div_2<=0;endelsebegincount2<=count2+4'b1;clk_div_2<=1;endendassignclk_div=clk_div_1&clk_div_2;endmodule对于

3、N倍的奇数分频，首先是在系统时钟的上升沿得到占空比为的分频时钟clk_div_1，然后在系统时钟的下降沿得到占空比为的clk_div_2，最后将两个分频之后的时钟相与便会得到想要的奇数分频。如上图所示为进行三分频时的功能仿真波形图。光标之间便为分频之后的解释。想要得到任意倍数奇数分频的话只需改变上述的两个计数寄存器的阈值即可。