verilog乘法器4乘4 简洁易懂.doc

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1、1，乘法计算原理：2，verilog代码moduleMultiply4_4(out,in0,in1);output[7:0]out;input[3:0]in0,in1;wire[3:0]levelin0;wire[3:0]levelin1;wire[3:0]levelin2;wire[3:0]levelin3;wire[3:0]templevelin0;wire[3:0]templevelin1;wire[3:0]templevelin2;wire[3:0]templevelin3;assigntemplevelin0={in0[0],in0[0],in0[0],in0[

2、0]};assigntemplevelin1={in0[1],in0[1],in0[1],in0[1]};assigntemplevelin2={in0[2],in0[2],in0[2],in0[2]};assigntemplevelin3={in0[3],in0[3],in0[3],in0[3]};assignlevelin0=templevelin0&in1;assignlevelin1=templevelin1&in1;assignlevelin2=templevelin2&in1;assignlevelin3=templevelin3&in1;assignout=

3、levelin0+(levelin1<<1)+(levelin2<<2)+(levelin3<<3);Endmodule3，总结经实际测试，用自己编写的乘法器模块和使用verilog语法中的*没有太大的区别。