verilog实验四 乘法器

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1、实验四乘法器一、实验任务利用移位相加的原理设计并实现一个4位的移位相加乘法器二、实验器材1、SOPC实验箱2、计算机（装有QuartusII7.0软件）三、实验预习1、预习乘法器的原理与结构。2、书写预习报告，必须有完整的VHDL设计程序及实验步骤。四、实验原理目前常用的硬件乘法器主要有移位相加乘法器和加法器树乘法器。下面以移位相加乘法器的设计为例介绍它的原理。首先，考虑下面两个4位操作数的乘法，同我们在小学所学的竖式乘法形式相同。每行称为一个部分结果。由操作数通过一位一位相乘得到。例如：操作数a的每一行乘上b，得到的部分结果为a3b0,a2b

2、0,a1b0,a0b0，如图所示。a3a2a1a0ⅹb3b2b1b0a3b0a2b0a1b0a0b0a3b1a2b1a1b1a0b1a3b2a2b2a1b2a0b2a3b3a2b3a1b3a0b3Y7Y6Y5Y4Y3Y2Y1Y0其乘积按“手工计算”的方法给出是：å==´=Y=A×B=k=03ak2kB从中可以看出只要ak不等于0，输入B就随着k的位置连续地变化，然后累加B2k。如果ak等于0，相应的转换相加就可以忽略了。移位相加乘法器就是按照这种方法，根据乘数的每一位是否为1进行计算，如果为1，就将被乘数移位相加。这种乘法器所用的硬件资源较少，

3、但每个时钟周期内只能完成4位乘1位的运算，因此要完成4位乘4位的运算至少需要4个时钟周期。五、实验内容1、启动QuartusⅡ建立一个空白工程。2、新建verilog源程序文件mult4.v,输入程序代码并保存，进行综合编译，若在编译过程中发现错误，则找出并更正错误，直至编译成功为止。代码：modulemult4b(r,a,b);parameters=4;output[2*s:1]r;input[s:1]a,b;reg[2*s:1]r;integeri;always@(aorb)beginr=0;for(i=1;i<=s;i=i+1)if(b[

4、i])r=r+(a<<(i-1));endendmodule3、进行波形仿真。11X10=1103X4=125X5=25运算均结果正确。4、元器件仿真。六、实验小结1、在做实验前应该先充分理解实验原理，并根据原理编写语言。2、编写语言时要在注意语法错误的同时注意逻辑错误。3、实验波形中存在毛刺，是因为存在竞争冒险现象。