verilog语言 序列产生与检测.doc

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1、modulesu(clk,f,m,clr1,clr2,ld,s);inputclk,clr1,clr2,ld;outputf,m;output[4:0]s;regf,m;reg[2:0]q2;reg[4:0]z,s;reg[15:0]wo;parameter[15:0]xulie=16'b11010;//要产生的序列parameter[4:0]q1=5'b11010;//要检测的序列always@(posedgeclk,negedgeclr1)if(~clr1)f<=0;//清产生序列elseif(ld)wo<

2、=xulie;elsebeginwo[0]<=wo[15];f<=wo[15];wo[15:1]<=wo[14:0];//并行转换为串行endalways@(posedgeclkornegedgeclr2)beginif(~clr2)q2<=0;//清检测序列elsecase(q2)0:if(f==q1[4])q2<=1;elseq2<=0;1:if(f==q1[3])q2<=2;elseq2<=0;2:if(f==q1[2])q2<=3;elseq2<=2;3:if(f==q1[1])q2<=4;elseq2

3、<=0;4:if(f==q1[0])q2<=5;elseq2<=2;//状态转移default:q2<=0;endcaseendalways@(q2)if(q2==5)m<=1;elsem<=0;//检测到11010，输出1always@(posedgeclk)beginz[4:1]=z[3:0];z[0]=f;s<=z;//转换为并行输出endendmodule