序列检测器 verilog

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1、五邑大学实验报告实验课程名称序列检测器院系名称：＿＿信息学院＿＿＿＿＿专业名称：＿＿电子信息工程＿＿＿实验项目名称：＿EDA实验＿＿＿＿班级ap07053学号：＿ap0705307＿＿＿报告人：＿＿黃少昌＿＿＿＿实验五序列检测器一、实验目的：1、掌握用VerilogHDL实现状态机的方法；2、利用状态机设计一个序列检测器。二、实验原理：序列检测器在数据通讯，雷达和遥测等领域中用与检测步识别标志。它是一种用来检测一组或多组序列信号的电路。例如检测器收到一组串行码｛1110010｝后，输出标志1，否则，输出0。考查这个例子，每

2、收到一个符合要求的串行码就需要用一个状态进行记忆。串行码长度为7位，需要7个状态；另外，还需要增加一个“未收到一个有效位”的状态，共8个状态；S0~S7，状态标记符的下标表示有几个有效位被读出。画出状态转换图，如图5-1所示，很显然这是一个莫尔状态机。8个状态机根据编码原则可以用3位二进制数来表示。0111101110000S0/0S1/0S2/0S3/0S7/1S6/0S5/0S4/0001图5-1序列检测器状态变化图三、设计任务及要求：1、用状态机实现一序列检测器，即检测到串行码｛1110010｝后，检测器输出1，否则

3、输出0；2、设计输入采用VerilogHDL语言；3、对设计进行仿真；4、把设计下载到试验箱验证。四、设计提示：1、状态机是实验时序电路的有效工具，用状态机实现时序检测器就是典型例子；2、状态机的VerilogHDL实现基本有固定模式，参见教程《数字系统设计与VerilogHDL》（第二版）第271~272页。3、状态机实现的要点是在每个状态下，当时钟有效沿到来时，判断输入值是什么，然后决定下一状态跳转到什么地方。一、给出设计的源程序：moduleseq(in,out,state,clk,reset);inputin,cl

4、k,reset;outputout;output[2:0]state;reg[2:0]state;regout;parameters0='d0,s1='d1,s2='d2,s3='d3,s4='d4,s5='d5,s6='d6,s7='d7;always@(posedgeclk)beginif(reset)beginstate<=s0;out<=0;endelsecasex(state)s0:beginif(in==0)beginstate<=s0;out<=0;endelsebeginstate<=s1;out<=0;e

5、ndends1:beginif(in==0)beginstate<=s0;out<=0;endelsebeginstate<=s2;out<=0;endends2:beginif(in==0)beginstate<=s0;out<=0;endelsebeginstate<=s3;out<=0;endends3:beginif(in==0)beginstate<=s4;out<=0;endelsebeginstate<=s3;out<=0;endends4:beginif(in==0)beginstate<=s5;out<=

6、0;endelsebeginstate<=s1;out<=0;endends5:beginif(in==0)beginstate<=s0;out<=0;endelsebeginstate<=s6;out<=0;endends6:beginif(in==0)beginstate<=s7;out<=1;endelsebeginstate<=s2;out<=0;endends7:beginif(in==0)beginstate<=s0;out<=0;endelsebeginstate<=s1;out<=0;endenddefau

7、lt:state<=s0;endcaseendendmodule一、给出序列检测器的仿真波形图：二、心得体会：此次实验，我觉得既锻炼了我们的设计，由简单的抽象理解到实际认知。特别的是使用M2软件的仿真使我对它们的功能有了形象的认识，而且还可以帮助我们检查出错误，为以后的工作需要奠定了一定的基础。在这次实验中，也要感谢同学的帮助，相互讨论中也使我学习了他们不同的思考方式，使我明白了团体合作是很重要的。通过实验，我们真正体会到EDA带来的方便；通过仿真，我们能够很形象地了解到原理图的功能。体验到真实实验中的情境，增加了对电子实

8、验和电子设计的信心。通过本设计，进一步加深了对VerilogHDL语言的理解及应用，理解了数码管的工作和译码的整个思路。用VerilogHDL语言来设计电路，思路更清晰，更简洁，实现起来更加的得心应手。这就是电子系统EDA最好的体现三、思考题：1、状态机处于S3状态时，若再输入一个“1”，为什么状态机仍