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1、《电子技术综合设计》等精度频率测量施保华等精度频率计设计在此完成的设计项目可达到的指标为：（1）频率测试功能：测频范围0.1Hz～100MHz。测频精度：测频全域相对误差恒为百万分之一。（2）脉宽测试功能：测试范围0.1μs～1s，测试精度0.01μs。（3）占空比测试功能：测试精度1％～99％。测频率测周期测相位测脉冲宽度放大整形门控晶振分频器计数显示被测信号0.01s,0.1s,1s,10s测频法（高频测量>1MHz）&输入fx门控信号T计数N频率的定义：物质在1秒内完成周期性变化的次数叫做频率，或者单位时间内完成振动的次数。fx=N/T测周期（低频测量）测量误差δ=ΔN/
2、N+Δfc/fcδ=Δf/f第一项为计数误差，第二项为晶振误差f=1MHz,闸门T=1s，δ=10-6f=500kHz,δ=10-6,则T=N/f=2sF=10Hz,δ=10-6,则T=N/f=10-6/10=100000s12.1等精度频率计设计12.1.1主系统组成图12-1频率计主系统电路组成12.1等精度频率计设计12.1.2测频原理图12-2等精度频率计主控结构NxNs等精度频率法测量误差Nx计数无误差，Ns最多相差一个脉冲fx=fs*Nx/Nsfxe=fs*Nx/(Ns+Δ1)相对误差δ=(fxe-fx)/fxe=Δ1/Ns<1/NsNs=T*fs测量误差与被测信号
3、频率无关，仅与Ns有关闸门时间越长，标准频率越高，测量相对误差越小。设在一次预置门时间Tpr中对被测信号计数值为Nx，对标准频率信号的计数值为Ns，则下式成立：12-1不难得到测得的频率为：12-2图12-3频率计测控时序12.1.3FPGA/CPLD开发的VHDL设计占空比=12-3【例12-1】LIBRARYIEEE;--等精度频率计USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYGWDVPBISPORT(BCLK:INSTD_LOGIC;--CLOCK1标准频率时钟信号TCLK:INSTD_L
4、OGIC;--待测频率时钟信号CLR:INSTD_LOGIC;--清零和初始化信号CL:INSTD_LOGIC;--预置门控制SPUL:INSTD_LOGIC;--测频或测脉宽控制START:OUTSTD_LOGIC;EEND:OUTSTD_LOGIC;--由低电平变到高电平时指示脉宽计数结束SEL:INSTD_LOGIC_VECTOR(2DOWNTO0);--多路选择控制DATA:OUTSTD_LOGIC_VECTOR(7DOWNTO0));--位数据读出ENDGWDVPB;接下页ARCHITECTUREbehavOFGWDVPBISSIGNALBZQ,TSQ:STD_LOG
5、IC_VECTOR(31DOWNTO0);--标准计数器/测频计数器SIGNALENA,PUL:STD_LOGIC;--计数使能/脉宽计数使能SIGNALMA,CLK1,CLK2,CLK3:STD_LOGIC;SIGNALQ1,Q2,Q3,BENA:STD_LOGIC;SIGNALSS:STD_LOGIC_VECTOR(1DOWNTO0);BEGINSTART<=ENA;DATA<=BZQ(7DOWNTO0)WHENSEL="000"ELSE--标准频率计数低8位输出BZQ(15DOWNTO8)WHENSEL="001"ELSEBZQ(23DOWNTO16)WHENSEL="0
6、10"ELSEBZQ(31DOWNTO24)WHENSEL="011"ELSE--标准频率计数最高8位输出TSQ(7DOWNTO0)WHENSEL="100"ELSE--待测频率计数值最低8位输出TSQ(15DOWNTO8)WHENSEL="101"ELSETSQ(23DOWNTO16)WHENSEL="110"ELSETSQ(31DOWNTO24)WHENSEL="111"ELSE--待测频率计数值最高8位输出TSQ(31DOWNTO24);BZH:PROCESS(BCLK,CLR)--标准频率测试计数器，标准计数器BEGINIFCLR='1'THENBZQ<=(OTHERS
7、=>'0');ELSIFBCLK'EVENTANDBCLK='1'THENIFBENA='1'THENBZQ<=BZQ+1;ENDIF;ENDIF;ENDPROCESS;TF:PROCESS(TCLK,CLR,ENA)--待测频率计数器，测频计数器接下页BEGINIFCLR='1'THENTSQ<=(OTHERS=>'0');ELSIFTCLK'EVENTANDTCLK='1'THENIFENA='1'THENTSQ<=TSQ+1;ENDIF;ENDIF;ENDPROCESS;PROCESS
