基于单片机的DDS算法的实现.doc

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1、基于单片机的DDS算法的实现【摘要】通常DDS信号发生器设计主要分为两类，一类是采用FPGA设计，另一类采用单片机+DDS专用芯片实现。本文针对频率及要求较低的应用，提出一种更为简单的解决方案，即通过单片机编程完成DDS算法，从而实现信号发生器功能。【关键词】单片机;DDS;D/A转换1.引言近年来，直接数字频率合成（DDS）信号发生器，因具有输出信号频率稳定、分辨率高、相位噪声低等优点，逐渐取代了传统的基于LC或RC振荡电路的信号发生器，成为当前信号发生器的主流。DDS信号发生器的设计核心在于DDS算法的实现，当前主流的设计方案主要有两种：（1）采用FPGA实现DDS算法，即通

2、过HDL语言自行设计DDS算法，产生波形数字序列，FPGA输出驱动D/A转换器，实现信号输出。（2）采用专用DDS芯片实现，单片机只需改写DDS芯片相关寄存器，即可输出相应频率及波形的模拟信号。整个芯片的DDS算法及D/A转换都是出厂时已设计好，无需干预。针对一些非主流的应用，比如对输出频率和设计要求都较低时，有没有更简单的解决方案？本文将讨论如何采用单片机代替FPGA及DDS专用芯片，采用C语言编程完成DDS算法，从而实现单片机完成DDS信号发生器的简单设计方案。2.DDS基本原理直接数字合成（DirectDigitalSynthesis、DDS）是一种从相位出发的新的频率合成

3、技术和信号产生的方法。DDS主要由：相位累加器、正弦波形存储器（ROM）、数模转换器（D/A转换）、低通滤波器、和时钟五部分组成。如图1所示。图1DDS原理框图相位累加器本质上是一个计数器。在时钟脉冲的作用下，将频率控制字（FTW）的相位增量M累加一次。累加器如果溢出，除溢出位外，累加器保留其它的数字位。相位累加器输出数据作为地址，查询正弦查询表，将取出的正弦数据通过D/A转换器输出模拟信号。模拟信号再通过一个低通滤波器输出纯净的正弦波信号[1]。DDS算法包括了时钟、相位累加器、正弦查询部分，基本原理如图2所示：图2DDS算法示意图如图2所示，采用32位的相位累加器，可输出为数

4、据范围为0～（232-1）。取相位累加器的后8位作为正弦查询表的地址。正弦表存放一个周期的正弦波数据，由于采用于8位的D/A转换器，正弦表采用采用256个点来描述一个完整的正弦波数据。正弦表的输出数据为fout，其输出频率由“频率控制字FTW”进行调节：fout=fclk/2MFTW（式1）式中：fout—输出频率fclk—时钟频率M—相位累加器位数FTW—频率控制字最小频率分辨率：fmin=fclk/2M（式2）式中：fmin—输出频率fclk—时钟频率M—相位累加器位数式中M为相位累加器的位数，本设计中采用32位相位累加器。FTW是频率步进控制字，FTW的取值决定了输出信号的

5、频率。输出信号频率fout主要取决于频率控制字FTW。增加FTW，可以使fout不断增加，但综合考虑Nyquist采样定理，最高输出频率应小于fclk一半。但在实际使用中，工作频率应小于fclk的三分之一。受单片机运行速度的影响，本设计中选取的时钟频率为10KHz，因此最小频率分辨率为：fmin=fclk/2M=10×103/232=2.8696×10-6（式3）根据上式，当需要输出1Hz的频率时，频率控制字FTW取：FTW=1/fmin=.7296得到了频率控制字FTW，如果需要输出相应的频率只需要乘上频率控制字就可以了。3.C语言实现DDS算法根据DDS算法的原理，在每个时钟

6、脉冲fclk的作用下，累加器加1，同时，从正弦表得到一个波形数据。结合C语言的特点，采用定时中断代替时钟脉冲，每个时钟作用下的工作放在定时中断中完成。具体实现如下：（1）时钟fclk通过定时器初始化程序，设置100us的定时中断。DDS算法在中断服务子程序中完成。因此，fclk取值为10KHz。由于受STC89C52单片机运行速度的限制，定时周期不能太短，最终影响输出信号频率。如果采用运行速度更快的CPU，可通过设置更短的定时周期，即可提高输出信号频率。（2）相位累加器通过定义一个32位的寄存器，直接通过加法运算实现。每次定时中断，累加器与频率控制字相加，并将结果放入累加器中。（

7、3）正弦查询表通过定义一个具有256个元素的一维数组，用于存放一个完整的正弦数据表。每次定时中断，用累加器的后8位作为该数组的索引，读出波形数据。图3DDS算法在KEIL中的仿真波形完整的程序代码如下（采用STC89C51单片机）：#defineOUTP0//波形数据输出unsignedlongPhaseacc=0;//相位累加器unsignedlongftw1HZ=;//1Hz对应的频率控制字unsignedlongftwacc=0;//当前频率控制字unsignedcharc