高精度延时发生器在FPGA中的实现.ppt

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1、高精度延时发生器在Xilinx7SeriesFPGA中的实现中国科学技术大学王照琪2015.08.20研究背景延时发生器产生上升沿之间时间间隔可控的多路脉冲。高精度的延时电路可以为粒子物理实验的实验装置提供高精度的时间顺序控制，例如触发延迟同步和自动化测试设备仪器的刻度校准测试，同时也广泛应用于家用电器、检测与控制、数据采集和控制等领域。随着数字电路技术的发展，数据信号采集速度和精度有了很大提高，各类工程应用对延时电路设计的指标也越来越高，延时电路的设计渐渐要求能够兼顾高精度、大动态范围的特点。延时

2、电路设计方法众多，如采用计数器、耦合环路振荡器、差频和专用精密延时器件等。研究背景Nutt时间内插方法设计思路“参考时钟计数加精密延时内插”的方法是能够协调高精度和大动态范围之间矛盾的解决方案。总体结构抽头延时线可以通过部署分立的延时器件构成，也可以设计专用ASIC实现，或利用可编程器件中的专用延时资源搭建。具体设计考虑到时间和经济成本以及后续设计的方便，选择使用FPGA作为平台来设计实现延时发生器。参考时钟由FPGA中的时钟管理模块提供。在FPGA中抽头延时线可以通过多种方式或结构实现，例如锁相环

3、、级联链和进位链。锁相环可以通过相位调制来实现不同的延时，但它不适用于本设计，因为锁相环本身所能提供的延时单元是有限的。级联链的延时单元本身延时仅仅达到亚纳秒量级，而且并不是所有的FPGA内部都存在级联链。进位链作为快速运算所必需的逻辑结构，在绝大多数FPGA中存在；而且基本进位单元的延时基本都固定在10ps量级。精密延时单元设计中选用Xilinx公司的7SeriesFPGA来实现延时发生器，在7SeriesFPGA中，CARRY4这一基本原语是进位链的最小进位单元，也就是所需要的精密延时单元。每个

4、CARRY4中信号从CIN到COUT的传递时间大约为40到50ps。抽头选择器全局时钟(GCLK)布线资源适用于高扇出、低SKEW的信号布线需求，而这正是抽头选择器设计的关键。总体实现延时发生器在XilinxKC705开发板上实现并进行了验证，其FPGA型号为Kintex-7XC7K325T。总体实现开发板提供两个用户专用SMA接口可以用做第一和第二脉冲的输出端口，以及1个200MHz的板上晶振，jitter<1ps（RMS）；200MHz时钟通过FPGA内部混合模式时钟管理器（MMCM）倍频到50

5、0MHz作为参考时钟（即粗时钟）。测试与分析数字示波器AgilentDSO-91204A采集到的两路时间脉冲波形测试与分析一个参考时钟周期（2ns）内的精细延时步长分布平均步长约为43.8ps。测试与分析计算得到精细延时步长分布的微分非线性和积分非线性：DNL处于-0.5到+0.5LSB区间；INL处于-0.8到+0.4LSB区间。测试与分析固定延时设置下两路脉冲上升沿之间延时的统计分布延时发生器两路输出脉冲间的时间抖动大约为10ps(RMS)。总结提出了一种在Xilinx7SerieFPGA中实现

6、延时发生器的方法并进行了验证，不仅可以保证较高的延时精度，而且可以提供较大的延时动态范围。测试结果显示在可接受的DNL性能下，延时分辨率为43.8ps，jitter为10.06ps，动态范围可调。谢谢！