fpga中的分频与延时

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1、FCFPGA中的分频FPGA中的分频是很重要的一个内容，只要涉及时序电路，几乎都会有分频的情况出现。但分频的语句却各有不同，以下就是不同写法，但不管怎样，分频一句话，就是用计数器来实现的。下面我就几种不同的写法说说我的看法，在FPGA中是如何实现分频的。不过再说之前首先的了解时钟。我这里以系统时钟clk，f=50MH为例。由此可知其T=20ns，f=50MH也就是说一秒内，时钟高低电平改变50M次。这里我用verilog为例，对于vhdl类同。讲解时只取分频部分语句后面附有完正的程序第一种写法：。。。。。。always@(posedgeclkornegedg

2、erst)begin。if(!rst)beginclk_div1<=0;endelsebeginif(clk_div1!=11)clk_div1<=clk_div1+1;elseclk_div1<=0;endendalways@(posedgeclkornegedgerst)beginif(!rst)beginclk_div2<=0;state<=0;cnt<=0;out<=0;endelseif(clk_div1==11)begin。。。。//执行什么功能。。。。。注意在这里此语句中，我没有写完整，只是把分频的关键地方写出来了，特别是红色标注的地方。这里暂

3、时不管定义的rst，state。。。。这些变量。关键是此句话if(clk_div1!=11)clk_div1<=clk_div1+1;elseclk_div1<=0;FC此句话可知计数器clk_divl对系统时钟进行计数，并且只计数到11，clk_divl变等于0。这里有点类似于延时，下面以图形来说明。由上图可知，clk=5MH的时钟，在计数器clk_divl下计数11,产生约4MH的时钟，此后系统便在4MH的频率下工作。这里他并未把新时钟提出来，而是在原来的时钟上分出4MH情况来工作。第二种写法：。。。。。。。。。。always@(posedgeclk_5

4、0M)beginif(count==25000000)//此处也可写成24999999begindiv_clk<=~div_clk;endelsecount<=count+1;led_out<=div_clk;end。。。。。。。。在这里我们也不去关注分频以外的东西，关键此语句if(count==25000000)begindiv_clk<=~div_clk;endelsecount<=count+1;我们看到这里实际上定义了一个新时钟名：div_clk，系统此后便可以以此时钟来工作，在这里只要明白这样的解释就行了。--(1)如进行N倍偶数、占空比为50%的

5、分频，那么可以通过由待分频的时钟触发计数，当计数器从0计数到N/2-1时，输出时钟进行翻转，以此循环下去。--(2)如进行N倍偶数、占空比为1/N的分频，那么可以通过由待分频的时钟触发计数，当计数器从0计数到N-1FC时，输出时钟进行翻转，并给计数器一个复位信号，使得一个时钟从零开始计数，以此循环下去。一个公式就是：N为分频数，M为计数器的计数值。N/2-1=M。。。。。此时为，进行N倍偶数、占空比为50%的分频。N-1=M。。。。。。。此时进行N倍偶数、占空比为1/N的分频。例如一个50MH的分频其图为：其计数值M为25000000或24999999对于基

6、数的分频：对于实现占空比为50%的N倍奇数分频，首先进行上升沿触发进行模N计数，计数到(N-1)/2进行输出时钟翻转，然后经过(N-1)/2(即计数到N-1时)再次进行翻转得到一个占空比非50%奇数n分频时钟。再者同时进行下降沿触发的模N计数，到(N-1)/2时，进行输出时钟时钟翻转，同样经过(N-1)/2(即计数到N-1时)时，输出时钟再次翻转生成占空比非50%的奇数n分频时钟。两个占空比非50%的n分频时钟相或运算，得到占空比为50%的奇数n分频时钟。第三种写法：always@(posedgeclk,negedgeres)beginif(!res)beg

7、inled<=6'b000000;endelsebegincase(count[26:23])4'd0:led<=6'b111110;//Xmiao4'd1:led<=6'b111101;//Ymiao4'd2:led<=6'b111011;4'd3:led<=6'b110111;4'd4:led<=6'b101111;4'd5:led<=6'b011111;4'd6:led<=6'b011111;4'd7:led<=6'b101111;FC4'd8:led<=6'b110111;4'd9:led<=6'b111011;4'd10:led<=6'b11110

8、1;4'd11:led<=6'b111110;4'd