集成电路版图技巧总结.doc

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1、四．版图技巧Z1．对敏感线的处理对敏感线来说，至少要做到的是在它的走线过程中尽量没有其他走线和它交叉。因为走线上的信号必然会带来噪声，交错纠缠的走线会影响敏感线的信号。对于要求比较高的敏感线，则需要做屏蔽。具体的方法是，在它的上下左右都连金属线，这些线接地。比如我用M3做敏感线，则上下用M2和M4重叠一层，左右用M3走，这些线均接地。等于把它像电缆一样包起来。2．匹配问题的解决电路中如果需要匹配，则要考虑对称性问题。比如1：8的匹配，则可以做成3×3的矩阵，“1”的放在正中间，“8”的放在四周。这样就是中心对称。如果是2：5的匹配，则可以安排成AABABAA的矩阵。需要匹配和对

2、称的电路器件，摆放方向必须一致。周围环境尽量一致。3．噪声问题的处理噪声问题处理的最常用方法是在器件周围加保护环。Nmos管子做在衬底上因此周围的guardring是Pdiff，在版图上是一层PPLUS,上面加一层DIFF，用CONTACT连M1。Pdiff接低电位。Pmos管子做在NWELL里面因此周围的GUARDING是Ndiff，在版图上先一层NPLUS，上面加一层DIFF，用CONTACT连M1。Ndiff接高电位。在一个模块周围为了和其他模块隔离加的保护环，用一圈NWELL，里面加NDIFF，接高电位。电阻看类型而定，做在P衬底上的周围接PDIFF型guarding接

3、地；做在NWELL里面的则周围接NDIFF型guarding接高电位。各种器件，包括管子，电容，电感，电阻都要接体电位。如果不是RF型的MOS管，则一般尽量一排N管一排P管排列，每排或者一堆靠近的同类型管子做一圈GUARDING，在P管和N管之间有走线不方便打孔的可以空出来不打。4．版图对称性当电路需要对称的时候，需要从走线复杂度，面积等方面综合考虑。常见的对称实现方式：一般的，画好一半，折到另一半去，复制实现两边的对称。如果对称性要求高的，可以用质心对称的方式，把管子拆分成两个，四个甚至更多。如把一个管子拆成两个可以ABBA的方式如果有四个管子，可以各拆成三个，用ABCDAB

4、CDABCD的方式五．布局布线布局布线是一个全局问题。在画较大的电路时候是很重要的。首先确定各模块的位置，在确定位置的时候需要考虑的问题主要有：各输入输出之间的连线最短，最方便；各模块接出去连PAD的各端口方便；高频线距离尽量短；输入输出之间相隔比较远等。这些问题需要在着手画各模块之前先有个安排。在画好各模块后摆放时会做调整，但大局不变。连线一般的规则是单数层金属和双数层金属垂直，比如一三五层连水平；二四六层连垂直。但这样的主要目的是各层能方便走线，排得密集。所以也不是死规则，在布线较稀疏的情况下可以做适量变通。在布线时最重要的问题是考虑电路的各支路电流问题。首先要明确各支路电

5、路的峰值，这样就能确定金属线的最小宽度。确保整条支路不会被电流过大而烧断。当然连线也不能太宽，这样的话电容会大。电路中如果画到电流源可以离得较远，因为电流源理想的时候电阻无穷大，这就意味着电流源连出来的线可以长一些，因为不需考虑连线太长电阻太大的问题。六．版图流程整体布局――各模块布局――模块布线――各模块通过DRC，LVS――整体布线――整体通过DRC,LVS，通过天线效应DRC――提取后仿参数DRC：在线的有DIVA只需把.rul文件放在相应目录下直接在线跑Dracula：非在线LVS：也有DIVA,DRACULA等。本次使用calibre进行lvs。具体流程如下：1．版图

6、生成GDS文件。在icfb窗口的“file”中选“export”的“stream”2．生成netlist。在ADS中的“tool”里export网表3．用LVS文件，修改其中对应的layyout和netlist文件名称。把以上三个文件放在同一目录下。EDA中在该目录下跑CALIBRE命令：calibre（空格）－lvs（空格）做lvs的文件名在生成的lvs.rep中找错误。注意：layout中，gnd和vdd作为pin。Pin只用.txt对应的metal标识。在跑好LVS后，要在版图上对应的地方找到可能的错误，需要以下步骤：在icfb窗口：load“～/calivre.skl”

7、Calibre－Setup－Socket…在lvs路径caliber－rvesvdb&在【svdb】窗口setup－layoutviewer七．ELLA的心得1．关于电路的问题画模拟版图首先要注意的是线宽问题。每条支路上的电流是多少要问清电路设计者。对于比较大电流的支路，线宽一定要满足电流，但也不能太宽，否则寄生电容肯定会大。可以采用几条金属线上下重叠并联的方式，这样的话宽度小了电流又能满足。画版图的时候也不能一味埋头苦画，远抱着质疑的态度。比如判断设计者给出的电流是否正确可信，给出的结构和