多路抢答器设计.doc

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1、课程设计报告学生姓名:刘科学号：28学院:电气工程学院班级:电自1418题目:多路抢答器设计指导教师：杨修宇职称:助理实验师指导教师：张光烈职称:副教授2016年7月7日设计要求设计一台四路抢答器，具体要求如下：（1）抢答开始时，由主持人按下复位开关清除信号，用发光二极管作为输出显示信号标志。（2）当主持人宣布“抢答开始”后，先按键者相应的发光二极管点亮；（3）有人按键被响应的同时，应有信号发出去锁住其余几个抢答者的电路，不再接收其它信号，直到主持人再次清除信号为止。当达到限定时间时，发出声响以示警告。（4）在电路中设计一个计时功能电路，要求计时电路按秒显示，最多时限

2、为1分钟，当时间显示一旦到达59秒，下一秒系统自动取消抢答权，信号被自动清除，抢答重新开始。亦可倒计时显示。一．设计原理及框图如图1所示为四路抢答器的电路框图。其工作原理为：接通电源后，主持人将开关拨到“开始”状态，抢答器处于禁止状态，编号显示器灭灯，定时器显示设定时间；主持人将开关置“开始”状态，宣布"开始"抢答器工作。定时器倒计时，扬声器给出声响提示。选手在定时时间内抢答时，可以通过按按钮的快慢来决定由谁来回答，按得快的选手的编号显示在电子显示管上，抢答器完成（优先编码判断、编号锁存、编号显示、扬声器提示）。当一轮抢答之后，定时器停止、禁止二次抢答、定时器显示剩余

3、时间。当一轮抢答时间结束后而四位选手没有抢答，定时器显示为零。如果再次抢答必须由主持人再次操作“开始”和“开始”状态开关，主持人按下开关后所有的显示及工作状态回到初始状态，以便进行下一次答题。整个电路框图主要分为抢答电路和倒计时电路两部分，其中抢答器电路由编码器电路，触发器电路，译码器电路，数码管显示电路组成。译码电路用来译出编码，数码显示部分用来显示按下的选手号码。另一部分倒计时电路用来显示选手抢答剩余时间，由减法计数器和时钟振荡电路构成。图1原理框图一．器件说明四路抢答器电路设计所用器材如表1所示。表1使用器材表74LS1481片74LS1381片74LS2731

4、片74LS1923片74043片74082片74271片74001片LED4只74LS113片时钟脉冲2只SPDT开关1只共阴极显示器3只PB_DPST开关4只蜂鸣器1个30欧电阻1只1千欧电阻2只以下先介绍几个主要器件的功能：（1）优先编码器——74LS148图274LS148的引脚图上图2为74LS148的引脚图，74LS148优先编码器及8—3编码器，输出3位2进制数，以代表不同的低电平信号。下面表2是优先编码器的真值表。表274LS148的真值表优先编码器是数字系统中实现优先权管理的一个重要逻辑部件。一般编码器的输入端只能有一个为有效信号，才能进行编码。优先编

5、码器的各个输入不是互斥的，它允许多个输入端同时为有效信号。优先编码器的每个输入具有不同的优先级别，当多个输入信号有效时，它能识别输入信号的优先级别，并对其中优先级别最高的一个进行编码，产生相应的输出代码。其中，输入端为～。输出端为A0～A2（低电平有效）。为使能输入端，低电平有效。EO为使能输出端，当=0时，EO=1表示有有效信号输入。为扩展输出端，=0时，表示编码器工作，=1时表示编码器不工作。（2）十进制同步加/减计数器——74LS192图374LS192引脚图上图3为74LS192的引脚图，74LS192是可预置的十进制同步加/减计数器，下面表3是74LS192

6、的真值表。表374LS192真值表计数器初始状态与减法还是加法无关。计数器有清零引脚MR，清零后，不论出于加减状态，计数器输出均为0。计数器还具有加载功能，加载后，计数器不论原先是什么值，输出为加载值。不进行清零和加载操作，计数器一直循环计数，无所谓从哪里开始。减法计数时，0变9时，借位输出有效，从这个角度讲，可以认为从9开始，就如加计数是9变0时进位，可以认为从0开始。在LD为高电平时输出端则输出为你设置的那个数。其中，CPU为加计数时钟输入端，CPD为减计数时钟输入端。LD为预置输入控制端，异步预置。CR为复位输入端，高电平有效，异步清除。CO为进位输出：1001

7、状态后负脉冲输出，BO为借位输出：0000状态后负脉冲输出。（3）3线-8线译码器——74LS138图474LS138引脚图上图4为74LS138的引脚图，74LS138为3线－8线译码器，下面表4是74LS138的真值表。表474LS138真值表当一个选通端(E1)为高电平，另两个选通端和为低电平时，可将地址端(A0、A1、A2)的二进制编码在Y0至Y7对应的输出端以低电平译出。A0～A2对应Y0～Y7;A0、A1、A2以二进制形式输入，然后转换成十进制，对应相应Y的序号输出低电平，其他均为高电平;无论从逻辑图还是功能表我们都可以看到74LS138