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时间:2020-08-02
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1、第三章CMOS集成电路的物理结构CMOS集成电路是用一组复杂的物理和化学过程,在硅圆片上的一个小面积上形成的电子开关电路。VLSI设计者的一项基本任务是将电路图转化为硅的形式。这一过程称为物理设计,它是区分VLSI领域与一般数字工程的一个方面。本章将在层次化设计中微观硅片层次上考察CMOS集成电路的结构。3.1集成电路工艺层一个硅集成电路可以看成是按特定次序将不同材料层叠在一起形成的三维结构集合,这些结构共同作用作为一个电子开关电路。绝缘层衬底金属层形成图形的导体层在玻璃绝缘体的上面,复杂的VLSI芯片采用几层这类
2、结构的铝或铜的导体层。上图介绍的概念可通过增加更多层数而加以扩展。比如要在如上的结构上再放一层金属图形。互连线的电阻和电容逻辑门之间通过点与点之间的信号流路径相互通信。在集成电路层次上,这一任务是通过形成图形的金属线作为导线来传导电流而完成的。电流的大小还取决于这些金属线材料的物理性质及其尺寸。线电阻的欧姆数表示电流容易通过的程度,其值越大,材料层的导电性就越好RS代表一个上表面边长为w×w的方形区域的电阻。这一分析表明,对于一个给定的工艺层,它的线电阻取决于形成图形的线的长宽比(l/w)。这一结论的重要性是基于对
3、信号沿线的传递速度受Rline值影响的定性观察。Rline值小,允许通过的电流大,这符合高速设计的需要。互连线还表现出具有电容的特性。电容存在于任意两个在电气上被分开的导体之间。对于互连线来说,连线导体是通过二氧化硅玻璃绝缘层与半导体衬底绝缘的。电容取决于互连线的几何形状。是绝缘氧化层的介电常数,其大小取决于氧化物的成分。在高速数字电路中,互连线上的信号会被延迟的时间,它是电路速度的限制因素。3.2MOSFET集成电路层如何构成MOSFET栅源漏源层栅层漏层ABG=0不连接ABG=1导电层形成MOSFET的各工艺层
4、硅圆片漏二氧化硅绝缘层栅源WLMOSFET三维结构图LW3.2.1硅的导电性硅中只有很少量的电子由于热激发的作用获得热能而脱离原来的硅原子,具有导电性。在室温下(T=27o)本征载流子密度纯净硅是电的不良导体,但可以通过有目的地加入少量的杂质原子(称为掺杂剂)。其目的是增加电子或空穴的数量以增加其导电性。在晶体中掺入砷或磷原子可以增加自由电子的数量。得到的样品称为n型材料。每立方厘米加入施主的数量用符号Nd表示,所以电子密度为:n型材料中空穴的数量为:在n型材料中,电子被称为多子,空穴则称为少子。在晶体中掺入硼原子
5、可以增加带正电荷的空穴数。得到的样品称为p型材料。同样,我们用下式计算载流子密度:一个载流子密度为n和p的半导体区域,其电导率为:对于一个特定的n型样品,通常可以近似其电导率为:同样,p型区的电导率为:例1设施主掺杂密度为。则电子密度为而空穴密度为例2一个硼掺杂密度为的p型硅掺杂样品,则多子空穴的密度为而电子密度为已知该样品的迁移率为则电导率为当n区与p区彼此接触时就形成一个界面pn结,这个pn结只允许沿一个方向导电,即从p端向n端导电。在电子学中,这一特点用来制造二极管。这种只允许一个方向流动的特性叫做整流。3.
6、2.2nFET和pFET一个FET的极性是由漏区和源区的极性决定的。Pn+n+金属源漏栅n阱p+p+P漏栅源3.2.3FET中的电流平行板的电容栅氧化层电容总栅电容Pn+n+toxVGVtins例3考虑一个栅氧化层,厚度为50×10-8cm。其每单位面积的栅电容为假设FET的栅面积为则栅电容为电子沟道Pn+n+没有电子0VPn+n+V电子(-q)电子沟道n+n+闭合开关n+n+开路开关LW是器件互导(转移互导)采用这一模型,可把nFET看成一个断开或闭合的开关器件,当它断开时源漏之间无沟道存在,R趋于无穷大;当它闭
7、合时,源漏之间存在电阻Rn。pFET的行为与nFET类似,只是所有的极性相反。虽然对nFET和pFET导通特性的初步研究被高度简化了,但确实为设计者提供有用的具体概念。3.2.4栅电容的驱动在CMOS集成电路中存在的任何电容都会引起信号延迟。电容器两端的电压V不可能突变,它的变化有延迟,VG的变化延迟就是电荷移入或移出栅极所需要的时间,即晶体管本身引起信号延迟。电容大意味着延迟时间长。电容器储存电能,所以晶体管改变通断要求在电路中把能量从一点移到另一点。由于器件和互连线的物理特性引起的开关延迟电路中每次开关都需要能
8、量转移,这就意味着电路中将发生功耗解决上面第一个问题意味着设计者必须了解开关延迟的本质,以便设计快速的数字电路。第二个问题更为实际,过剩的局部发热可能很严重,必须通过合理的设计并使用散热技术来避免。设计中面临的两个问题:3.3CMOS工艺层CMOS工艺是有关从裸硅“圆片”到形成最终的电子集成电路所需要的一系列步骤。n阱工艺起始于p型衬底(圆片),nFET可以
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