电子技术基础第5章、门电路和组合逻辑电路课件.ppt

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1、第5章门电路和组合逻辑电路§5.1概述§5.2半导体二极管和三级管的开关作用§5.3基本逻辑门电路§5.4组合逻辑电路的分析与设计§5.5常用的组合逻辑电路§5.6组合逻辑电路中的竞争-冒险现象1§5.1概述用以实现基本逻辑运算或复合逻辑运算的单元电路，称为门电路。常用的门电路有：与门、或门、非门、与非门、或非门、与或非门、异或门、同或门等等。2在电子电路中，用高、低电平分别表示逻辑1和0两种逻辑状态。正逻辑：高电平表示“1”，低电平表示“0”负逻辑：高电平表示“0”，低电平表示“1”在本书中，采用

2、的是正逻辑。3获得高低电平的基本原理：ViVo+UCCRS输入信号输出信号开关S打开，Vo=+UCC，输出高电平；开关S闭合，Vo=0，输出低电平；在电子电路中，开关S是用半导体二极管或三极管实现的——二极管或三极管的开关作用。输入信号Vi控制开关S的状态4§5.2半导体二极管和三极管的开关作用5.2.1半导体二极管的开关作用二极管的单向导电性，即外加正向电压时二极管导通，外加反向电压时二极管截止。——相当于一个受外加电压极性控制的开关。5§5.2半导体二极管和三极管的开关特性5.2.1半导体二极管

3、的开关作用二极管的单向导电性，即外加正向电压时二极管导通，外加反向电压时二极管截止。——相当于一个受外加电压极性控制的开关。6RBEBRCTIBIC＋－UCE+UCCIC(mA)1234UCE(V)36912IB=020A40A60A80A100AQUCC1、放大状态发射结正偏，集电结反偏。5.2.2晶体管的开关作用7RBEBRCTIBIC＋－UCE+UCCIC(mA)1234UCE(V)36912IB=020A40A60A80A100AQUCCQ1静态工作点Q上升，上升到Q1时

4、，晶体管进入饱和状态。晶体管失去了电流放大作用。2、饱和状态5.2.2半导体三极管的开关特性8RBEBRCTIBIC＋－UCE+UCCIC(mA)1234UCE(V)36912IB=020A40A60A80A100AQUCCQ12、饱和状态集电结正向偏置5.2.2半导体三极管的开关特性9RBEBRCTIBIC＋－UCE+UCC饱和状态的特征：晶体管饱和状态的开关作用：当晶体管饱和时，UCE(sat)≈0，发射极与集电极之间如同一个开关接通，其间电阻很小。5.2.2半导体三极管的开关特性10

5、RBEBRCTIBIC＋－UCE+UCCIC(mA)1234UCE(V)36912IB=020A40A60A80A100AQUCCQ1静态工作点Q下降，下降到Q2时，晶体管进入截止状态。3、截止状态Q25.2.2半导体三极管的开关特性11RBEBRCTIBIC＋－UCE+UCCIC(mA)1234UCE(V)36912IB=020A40A60A80A100AQUCCQ1Q2晶体管截止状态的开关作用：当晶体管截止时，IC≈0，发射极与集电极之间如同一个开关断开，其间电阻很大。5.2

6、.2半导体三极管的开关特性12R1R2AF+uccuAtuFt+ucc0.3V三极管的开关特性：5.2.2半导体三极管的开关特性13总结：数字电路就是利用晶体管的开关作用进行工作的。晶体管时而从截止跃变到饱和，时而从饱和跃变到截止；不是工作在饱和状态，就是工作在截止状态，只是在饱和和截止两种工作状态转换的瞬间才经过放大状态。5.2.2半导体三极管的开关特性14§5.3基本逻辑门电路在电子电路中，逻辑门电路是由半导体二极管或三极管实现的，在逻辑门电路中，有分立元件电路，也有集成门电路。15二极管与门Y

7、DADBAB+12V共有22个逻辑状态5.3.1分立元器件门电路1、二极管与门电路16二极管与门YDADBAB+12V1、二极管与门电路共有22个逻辑状态A＆BY“与”门图形符号17二极管或门YD1D2AB-12V共有22个逻辑状态2、二极管或门电路18二极管或门YD1D2AB-12V共有22个逻辑状态A≥1BY“或”门图形符号2、二极管或门电路19R1R2AY+12V晶体管非门共有2个逻辑状态3、晶体管非门电路20共有2个逻辑状态A1Y“非”门图形符号3、晶体管非门电路R1R2AY+12V晶体管非

8、门21R1R2Y+12V晶体管“非”门“与非”门全“1”出“0”有“0”出“1”D1D2AB+12V二极管“与”门Y1“与非”门图形符号A＆BY4、分立元件复合门电路与非门电路22R1R2Y+12V晶体管“非”门“或非”门全“0”出“1”有“1”出“0”“或非”门图形符号A≥1BY二极管或门YD1D2AB-12V或非门电路23分离元件门电路缺点1、体积大、工作不可靠。2、需要不同电源。3、各种门的输入、输出电平不匹配。24将数字电路中的元、器件和连线制作在同一半导体芯