VHDL输入设计流程课件.ppt

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1、EDA技术设计流程7/30/20211武汉职业技术学院电信学院光电系周琦常用EDA工具当今广泛使用的以开发FPGA和CPLD为主的EDA工具大致可以分为如下5个模块：设计输入编辑器仿真器HDL综合器适配器(或布局布线器)下载器7/30/20212武汉职业技术学院电信学院光电系周琦一、设计输入子模块用图形编辑器、文本编辑器作设计描述，完成语义正确性、语法规则的检查。二、设计数据库子模块系统的库单元、用户的设计描述、中间设计结果。三、分析验证子模块各个层次的模拟验证、设计规则的检查、故障诊断。EDA软件系统的构成7/30/2

2、0213武汉职业技术学院电信学院光电系周琦四、综合仿真子模块实现从高层抽象描述向低层次描述的自动转换，及各个层次的仿真验证。五、布局布线子模块完成由逻辑设计到物理实现的映射。EDA软件系统的构成7/30/20214武汉职业技术学院电信学院光电系周琦应用系统投产编译设计文件综合、适配与优化定时验证，时序仿真修改设计设计输入设计说明书器件编程/配置应用系统硬件测试Max+PlusII设计流程7/30/20215武汉职业技术学院电信学院光电系周琦设计输入提供图形、文本和波形编辑器实现图形、AHDL、VHDL、VerilogHD

3、L或波形的输入，也可输入网表文件。项目编译提供了一个完全集成的编译器（Compiler），它可直接完成从网表提取到最后编程文件的生成，包含时序模拟、适配的标准文件。项目校验对设计项目的功能、时序进行仿真和时序分析，判断输入输出间的延迟。项目编程将设计下载/配置到所选择的器件中去。Max+PlusII设计流程7/30/20216武汉职业技术学院电信学院光电系周琦MAX+plusII设计流程图形或HDL编辑器编译网表提取数据库建立逻辑综合延时网表提取编程器设计输入综合或编辑适配器件下载仿真逻辑分割适配编程文件汇编7/30/2

4、0217武汉职业技术学院电信学院光电系周琦综合整个综合过程就是将设计者在EDA平台上编辑输入的HDL文本、原理图或状态图形描述，依据给定的硬件结构组件和约束控制条件进行编译、优化、转换和综合，最终获得门级电路甚至更底层的电路描述网表文件。软件描述某种网表文件的方式给定的硬件结构由此可见，综合器工作前，必须给定最后实现的硬件结构参数，它的功能就是将软件描述与给定的硬件结构用某种网表文件的方式对应起来，成为相应互的映射关系。7/30/20218武汉职业技术学院电信学院光电系周琦适配适配器也称结构综合器，它的功能是将由综合器产

5、生的网表文件配置于指定的目标器件中，使之产生最终的下载文件，如JEDEC、Jam格式的文件。适配所选定的目标器件(FPGA/CPLD芯片)必须属于原综合器指定的目标器件系列。逻辑综合通过后必须利用适配器将综合后网表文件针对某一具体的目标器件进行逻辑映射操作，其中包括底层器件配置、逻辑分割、逻辑优化、逻辑布局布线操作。适配完成后可以利用适配所产生的仿真文件作精确的时序仿真，同时产生可用于编程的文件。7/30/20219武汉职业技术学院电信学院光电系周琦时序仿真与功能仿真时序仿真功能仿真就是接近真实器件运行特性的仿真，仿真文

6、件中己包含了器件硬件特性参数，因而仿真精度高。是直接对VHDL、原理图描述或其他描述形式的逻辑功能进行测试模拟，以了解其实现的功能是否满足原设计的要求的过程，仿真过程不涉及任何具体器件的硬件特性。7/30/202110武汉职业技术学院电信学院光电系周琦按仿真的电路描述级别的不同，HDL仿真器可以单独或综合完成以下各仿真步骤：(1)系统级仿真。(2)行为级仿真。(3)RTL级仿真。(4)门级时序仿真。时序仿真与功能仿真7/30/202111武汉职业技术学院电信学院光电系周琦CompilerNetlistExtractor：

7、编译器网表提取器，该过程完成后生成设计的网表文件（描述设计中各元件之间连接信息的文件），若图形连接中有错误（如两个输出直接短接），该过程将指出此错误。DatabaseBuilder：数据库建库器。LogicSynthesizer：逻辑综合器对设计进行逻辑综合，即选择合适的逻辑化简算法，去除冗余逻辑。确保对某种特定的器件结构尽可能有效地使用器件的逻辑资源，还可去除设计中无用的逻辑。用户可通过修改逻辑综合的一些选项，来指导逻辑综合。Compiler7/30/202112武汉职业技术学院电信学院光电系周琦Fitter：适配器。

8、它通过一定的算法（或试探法）进行布局布线，将通过逻辑综合的设计最恰当地用一个或多个器件来实现。TimingSNFExtractor：时序模拟的模拟器网表文件生成器，它可生成用于时序模拟（项目校验）的标准时延文件。若想进行功能模拟，可从菜单“Processing”中选择“FunctionalSNFExtrctor”项，