计算机结构与逻辑设计(8时序设计)课件.ppt

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1、计算机结构与逻辑设计时序电路设计方法1计数器级联CO-------CI整体的级联多。CO-------CP分散的级联多。2计数器级联问题CO1EN2EN3EN4CO2,CO3,CO4均为13含中规模集成电路的时序分析时序逻辑：计数器、移位寄存器等。组合逻辑：译码器、数据选择器等。方法：1）作出组合逻辑电路的输入输出真值表2）作出时序逻辑的时序图3）根据组合逻辑的方程关系进行时序图的修正看书上的例子4集成电路时序分析5Q0~Q3的情况6做一道题目与非门7结果8设计要求原始状态图最简状态图画电路图检查电路能否

2、自启动1246时序电路的设计步骤：选触发器，求时钟、输出、状态、驱动方程5状态分配3化简时序逻辑电路的设计方法9几个问题(1)1.状态的等价：1）输出是否相同——X2）次态是否相同——Qn+12.状态的简化：根据等价原则，到达最简，目的：用最少的触发器实现逻辑。10原始状态11状态化简12几个问题(2)3.状态编码：用什么码？怎么排列？二进制码用的最多，怎么排列？排列原则：1）次态相同，则选择相邻代码；2）为同一状态的次态，选择相邻代码；3）两个状态的输出相同，可选择相邻的代码。13书上例题检测“1111”连

3、续4个1.最后注意检查自启动情况。14实现步骤（1）确定状态图及状态表：什么状态循环？（2）构造状态转换真值表和卡诺图什么码?（3）建立方程组,，什么触发器？输入方程？（4）画逻辑图，每个触发器输入是什么？（5）自检查，自启动功能怎么样？列满简化15得到设计结果16得到波形图(验证)17例建立原始状态图设计一个按自然态序变化的7进制同步加法计数器，计数规则为逢7进1，产生一个进位输出。状态化简状态分配已经最简。已是二进制状态。18选触发器，求时钟、输出、状态、驱动方程因需用3位二进制代码，选用3个CP下降沿

4、触发的JK触发器，分别用FF0、FF1、FF2表示。由于要求采用同步方案，故时钟方程为：输出方程：19状态方程不化简，以便使之与JK触发器的特性方程的形式一致。20比较，得驱动方程：电路图YFF0FF1FF2CPQ1Q1Q2Q21JC11K1JC11K1JC11K&Q0Q0&1&&21检查电路能否自启动将无效状态111代入状态方程计算：可见111的次态为有效状态000，电路能够自启动。22设计一个串行数据检测电路，当连续输入3个或3个以上1时，电路的输出为1，其它情况下输出为0。例如：输入X101100111

5、011110输入Y000000001000110例建立原始状态图S0S1S2S3设电路开始处于初始状态为S0。第一次输入1时，由状态S0转入状态S1，并输出0；1/0X/Y若继续输入1，由状态S1转入状态S2，并输出0；1/0如果仍接着输入1，由状态S2转入状态S3，并输出1；1/1此后若继续输入1，电路仍停留在状态S3，并输出1。1/1电路无论处在什么状态，只要输入0，都应回到初始状态，并输出0，以便重新计数。0/00/00/00/023原始状态图中，凡是在输入相同时，输出相同、要转换到的次态也相同的状态，

6、称为等价状态。状态化简,得到最简的状态图。状态化简状态分配所得原始状态图中，状态S2和S3等价。因为它们在输入为1时输出都为1，且都转换到次态S3；在输入为0时输出都为0，且都转换到次态S0。所以它们可以合并为一个状态。24选触发器，求时钟、输出、状态、驱动方程选用2个CP下降沿触发的JK触发器，分别用FF0、FF1表示。采用同步方案，即取：输出方程状态方程25比较，得驱动方程：电路图检查电路能否自启动将无效状态11代入输出方程和状态方程计算：电路能够自启动。26基于中规模集成电路的时序设计书上例题，模7的相

7、关设计。（1）时序电路——组合电路分开模式（2）时序电路——组合电路组合模式27（1）时序电路，组合电路分开模式28组合模式29降维处理30（1）时序电路，组合电路组合模式31CPLD与可编程逻辑器件PAL16L8带触发器分析一下书上的图。GAL22V10上的OLMC，增加了选择MUXCPLD和FPGA差别基于CPLD的时序逻辑设计32总结中规模集成电路分析时序电路设计（1）标准设计方法（2）基于中规模集成电路设计方法a)时序组合电路分开设计方法b)时序组合电路组合设计方法（3）用PAL16R8设计时序逻辑电

8、路方法标准式化简，得到输入方程，用PAL16结构组成输入方程3334