EDA-算术运算电路的设计.ppt

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1、8位加法器的设计1．设计思路加法器是数字系统中的基本逻辑器件，减法器和硬件乘法器都可由加法器来构成。多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有进位产生逻辑，运算速度较快；串行进位方式是将全加器级联构成多位加法器。并行进位加法器通常比串行级联加法器占用更多的资源。随着位数的增加，相同位数的并行加法器与串行加法器的资源占用差距也越来越大。因此，在工程中使用加法器时，要在速度和容量之间寻找平衡点。实践证明，4位二进制并行加法器和串行级联加法器占用几乎相同的资源。这样，多位加法器由4位二进制并行加法器级联构成是较好的折中选择。本设计中的8位二进制并行加法器即是由两

2、个4位二进制并行加法器级联而成的，其电路原理图如图6.1所示。图6.18位加法器电路原理图2．VHDL源程序1)4位二进制并行加法器的源程序ADDER4B.VHDLIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL；USEIEEE.STD_LOGIC_UNSIGNED.ALL；ENTITYADDER4BIS--4位二进制并行加法器PORT(CIN：INSTD_LOGIC；--低位进位A：INSTD_LOGIC_VECTOR(3DOWNTO0)；--4位加数B：INSTD_LOGIC_VECTOR(3DOWNTO0)；--4位被加数S：OUTSTD_LOGIC_

3、VECTOR(3DOWNTO0)；--4位和CONT：OUTSTD_LOGIC)；--进位输出ENDADDER4B；ARCHITECTUREARTOFADDER4BISSIGNALSINT：STD_LOGIC_VECTOR(4DOWNTO0)；SIGNALAA，BB：STD_LOGIC_VECTOR(4DOWNTO0)；BEGINAA<='0'&A；--将4位加数矢量扩为5位，为进位提供空间BB<='0'&B；--将4位被加数矢量扩为5位，为进位提供空间SINT<=AA+BB+CIN；S<=SINT(3DOWNTO0)；CONT<=SINT(4)；ENDART；2)8位二进制加法器的

4、源程序ADDER8B.VHDLIBRARYIEEE；USEIEEE_STD.LOGIC_1164.ALL；USEIEEE_STD.LOGIC_UNSIGNED.ALL：ENTITYADDER8BIS--由4位二进制并行加法器级联而成的8位二进制加法器PORT(CIN：INSTD_LOGIC；A：INSTD_LOGIC_VECTOR(7DOWNTO0)；B：INSTD_LOGIC_VECTOR(7DOWNTO0)；S：OUTSTD_LOGIC_VECTOR(7DOWNTO0)；COUT：OUTSTD_LOGIC)；ENDADDER8B；ARCHICTUREARTOFADDER8BISC

5、OMPONENETADDER4B--对要调用的元件ADDER4B的界面端口进行定义PORT(CIN：INSTD_LOGIC；A：INSTD_LOGIC_VECTOR(3DOWNTO0)；B：INSTD_LOGIC_VECTOR(3DOWNTO0)；S：OUTSTD_LOGIC_VECTOR(3DOWNTO0)；CONT：OUTSTD_LOGIC)；ENDCOMPONENT；SIGNALCARRY_OUT：STD_LOGIC；--4位加法器的进位标志BEGINU1：ADDER4B--例化(安装)一个4位二进制加法器U1PORTMAP(CIN=>CIN，A=>A(3DOWNTO0)，B=

6、>B(3DOWNTO0)，S=>S(3DOWNTO0)，COUT=>CARRY_OUT)；U2：ADDER4B--例化(安装)一个4位二进制加法器U2PORTMAP(CIN=>CARRY_OUT，A=>A(7DOWNTO4)，B=>B(7DOWNTO4)，S=>S(7DOWNTO4)；CONT=>CONT)；ENDART；8位乘法器的设计1．设计思路纯组合逻辑构成的乘法器虽然工作速度比较快，但占用硬件资源多，难以实现宽位乘法器，而基于PLD器件外接ROM九九表的乘法器则无法构成单片系统，也不实用。这里介绍由8位加法器构成的以时序逻辑方式设计的8位乘法器，此乘法器具有一定的实用价值。其

7、乘法原理是：乘法通过逐项位移相加原理来实现，从被乘数的最低位开始，若为1，则乘数左移后与上一次和相加；若为0，左移后以全零相加，直至被乘数的最高位。从图6.2的逻辑图上可以清楚地看出此乘法器的工作原理。图6.28×8位乘法器电路原理图图中，ARICTL是乘法运算控制电路，它的START(可锁定于引脚I/O49)信号的上跳沿与高电平有两个功能，即16位寄存器清零和被乘数A[7..0]向移位寄存器SREG8B加载；它的低电平则作为乘法使能信号。乘法时钟信号从A