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时间:2017-12-20
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1、移通学院2007级电子信息工程、电子信息科学专业(本科)《EDA技术》期末复习及考试提纲(2010.6)一、EDA概述部分(10分)1)熟悉EDA技术发展经历的三个主要阶段;2)EDA的概念及范畴;3)常用的EDA开发工具有哪些,各工具各自能完成一些什么功能;4)EDA的设计流程;5)数字系统的实现方法---自顶向下,具体含义是什么。二、Maxplus开发工具使用及原理图设计部分(20分)1)Maxplus开发工具开发数字系统的开发流程;2)Maxplus开发工具由哪几部分组成?3)Maxplus开发工具具有哪几种设计输入编辑器,各设计文件的扩展名是什么;4)了解
2、经Maxplus开发工具的编译器生成的输出文件主要有哪些;5)如何创建和编辑图元(即默认的器件符号);6)如何选择不同类型的可编程器件,并进行引脚锁定;7)采用原理图设计的一般步骤;8)原理图设计中如何调出系统库中的各种现成器件;9)功能仿真/时序仿真有何区别,在实际操作上如何选择?10)能用原理图的方法设计常用的组合逻辑及时序逻辑电路(含:加(减)法器、译码器、数据选择器、比较器、锁存器、计数器)三、VHDL描述语言设计部分(40分)1)VHDL程序的基本结构,各部分的功能;2)掌握VHDL的基本语法规则及标识符:3)了解VHDL的数据类型和运算操作符;4)掌握
3、对象的三种类型及赋值方式;5)掌握常用的几个类型转换函数及其所属的程序包;6)掌握VHDL的常用描述语句:顺序语句、并行语句、元件说明语句;7)给定实体部分能画出器件的外形图;8)能用VHDL语言设计一些基本的电路,并掌握程序的调试、仿真方法以及引脚如何锁定;a)组合逻辑电路的设计:逻辑表达式的VHDL描述、加法器、减法器、比较器、多位的数据选择器、标准化/非标准的译码器等;b)时序逻辑电路的设计:各类(D、JK、T等)触发器、多位锁存器、缓冲器、计数(分频)器、有限状态机(状态转移图)的描述;9)掌握框图法描述电路图的方法(元件例化语句的书写);四、Verilo
4、gHDL描述语言设计部分(20分)1)VerilogHDL设计模块的基本结构,各部分的功能;2)掌握VerilogHDL的基本语言规则及标识符:3)用VerilogHDL实现各种类型电路及系统设计的方法,并掌握程序的调试、仿真方法以及引脚如何锁定;a)组合逻辑电路的设计:逻辑表达式的VerilogHDL描述、加法器、减法器、比较器、多位的数据选择器、标准化/非标准的译码器等;b)时序逻辑电路的设计:各类(D31)JK、T等)触发器、多位锁存器、缓冲器、计数(分频)器、的描述;2)掌握VerilogHDL 的设计流程;一、可编程逻辑器件部分(10分)1)可编程逻辑器
5、件的两大分类,各有何特点;2)CPLD产品的基本结构,各部分有何功能,其核心单元是什么;3)CPLD产品通常采用何种工艺结构,器件有何特点;4)Max7000系列器件的主要特点;5)Max7000E/S有何增强特性;6)LAB的内部组成结构,宏单元包括哪些功能块;7)在线编程ISP指的是什么,相对于非在线编程有何优越性;8)FPGA的基本结构,每部分的功能;9)FPGA相对于CPLD有何优点;10)FPGA内部的连线资源与CPLD有何不同,直接导致二者在哪些方面有差异?11)选择CPLD/FPGA考虑的因素及原则是什么。12)《可编程逻辑器件设计》期末命题原则(2
6、010.6)l各章节知识点分值分布:ØA部分―――EDA概述部分(10分)ØB部分―――可编程逻辑器件部分(10分)ØC部分―――Maxplus开发工具使用及原理图设计部分(20分)ØD部分―――HDL描述语言(VHDL、VerilogHDL)设计及综合应用部分(40/20分)lllllll各类题型数量及分值分布:一、填空题(共10题,每空1分,共20分)可能涉及部分:A、B、C、D部分二、简答题(共5题,每题4分,共20分)可能涉及部分:A、B、C、D部分三、分析题(共5题,每题6分,共30分)可能涉及部分:C、D部分四、设计题(共3题,每题8~10分,共28分
7、)可能涉及部分:C、D部分总的题量:共23小题,要求两小时内开卷独立完成!33
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