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时间:2017-12-19
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1、基于FPGA的DDS信号源的设计——硬件部分FT工作室培训内容DDS原理阐述实验项目要求硬件电路设计核心板基础板ADDA板相位累加器波形器DAC低通滤波器参考晶振frfr频率控制码N位输出信号DDS合成原理框图一、DDS原理阐述f1f2f3f4相位时间0△Φ1△Φ2DDS合成原理图不同相位增量代表不同频率,按一定规律向相位累加器给某一相位增量,就有一确定的输出频率。相位累加器的输出去波形库,查出不同相位对应的幅度信息,该幅度信息,经DAC转换,并滤波后输出,完成频率合成。实现DDS的几种方案采用高性能的DDS单片解决方案;采用分立IC电路实现,包括CPU、RAM、ROM、DA
2、C、滤波器等;将DDS信号源设计嵌入到FPGA芯片实现。二、实验项目利用FPGA+DAC,设计一个DDS信号源要求:分辨率优于2Hz;输出频率优于1MHz;由按键选择输出波形类型,可输出正弦波、方波、三角波、锯齿波;输出频率值显示在数码管上;三、硬件电路设计为了便于之后的系统扩展,该项目的硬件电路在三块PCB板上实现核心板FPGA及外围电路基础板实现波形的选择和频率值的显示ADDA板实现数模转换核心板核心板的外围电路由五部分组成电源电路配置电路时钟电路FLASH电路SDRAM电路电源电路电源电路设计的一般规则电源芯片的选择;输入输出电容;散热;封装;电源电路电源电路设计的一般
3、规则电源芯片的选择;输入输出电容;散热;封装;电源芯片的选择开关电源或线性电源;功耗;输入输出电容电容作用:储能,电源开启时需求电流较大,电容可释放电荷,抑制由此带来的电压跌落耐压;正负极;成对就近放置电源电路原理图配置电路使用SRAM配置原理的Cyclone器件结构要求每次上电之后必须进行一次配置。通常在系统上电时通过存储于Altera串行配置器件中的配置数据或由系统控制器提供的配置数据来完成。本设计中,采用了Altera公司提供的Cyclone专用配置器件EPCS4对其进行配置,EpCS4适用于所有Cyelone型号,具有4Mbits的Flash存储器,为8脚SOIC封装
4、,其管脚图如图所示。DATA:串行数据读出口,在DCLK下降沿输出配置芯片内的数据ASDI:串行数据输入口,在DCLK的上升沿数据被存入配置芯片内nCS:片选端,低电平有效,高电平时DAIA管脚为高阻,在任何操作之前,该管脚需要有一个下降沿作为启动。DCLK:提供串行接口的时钟信号,由FPGA芯片产生VCC:3.3V电源端GND:接地两个配置口:JTAG配置口和AS配置口。JTAG配置口对应FPGA的专用pin,是将程序烧写到FPGA中,一旦电源断电,程序就丢失,该配置口仅用于调试;AS配置口是将程序烧写到配置芯片(EPCS4)中,下载完毕,FLASH会自动配置FPGA,当确
5、定设计正确后由AS配置口进行下载。MSEL1MSEL0配置模式00AS主动(串行配置器件)01PS被动(CPLD控制)00或1JTAG配置时钟电路产生时钟电路有两种方式,使用晶振谐振器或晶体振荡器,晶体谐振器一般为两个脚,为无源晶振,输出正弦波,不能直接驱动IC,需要外加反相器、负载电容形成正反馈,才能组成振荡器;晶体振荡器一般为四个脚,为有源晶振,是把晶体谐振器、反相器、负载电容集成化,输出方波,可直接驱动IC工作。。这里采用有源晶振,应用方便、频率稳定、电磁辐射小。输出端加了串联了一颗电阻,是为了减小反射波,避免反射波叠加引起过冲。有时,不同批次的板子特性不一样,留个电阻
6、位置便于调整板子状态到最佳。如无必要串电阻,就用0欧电阻连接。基础板这里介绍数码管电路数码管分共阳极和共阴极两种,阳极连在一起的称为共阳极数码管,阴极连在一起的称为共阴极数码管,图中所示为共阳极数码管电路。七段数码管是由8个发光二极管组成,二极管导通,相应位置发光,每个发光管的驱动电流大概在5mA~10mA左右,故增加了三极管驱动,图中可以看出,当位码驱动信号为0时,对应的数码管才能操作,当段码驱动信号为0时,对应的段码点亮。ADDA板ADDA板实现数字模拟转换,主要由三部分组成DA转换电路滤波器放大器DA转换电路选用的DAC为ADI公司的高速AD9708AD9708采用+3
7、V或+5V单电源供电,两路电流输出,转换速率高达125MHz,建立时间不大于35ns,转换精度为1/4LSB。在+5V电源供电的情况下,其功耗为175mW;在+3V电源供电的情况下,其功耗为45mW。滤波器D/A电路中输出正弦波信号,含有丰富的谐波,并且呈阶梯状,所以必须经过一个带通滤波器进行滤波之后,才能输出正弦波。常用的滤波器有三种:巴特沃斯型、切比雪夫型和椭圆型。其中巴特沃斯滤波器的通融内的波动较小,但带外抑制也比较小,且矩形系数较差,因此不太适合作为该DDS系统的滤波器使用。切比雪夫滤波器的带外
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