基于FPGA开发板的数字钟设计初探.doc

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1、基于FPGA开发板的数字钟设计初探摘要：本文介绍了基于FPGA开发板的数字钟设计的基本构想，所提供的功能，基本的模块和控制逻辑。关键词:模块，数字钟1引言VHDL结合FPGA可以方便地，可重复利用地实现各种设计，本文主要从原理上规划出设计一个数字钟需要的模块和功能逻辑，以便后期使用VHDL和FPGA实现。2设计原理本文打算实现的数字钟向用户提供的功能包括：秒、分、时、日、月显示，闹钟设定，时间校准。鉴于所提供的功能，电路应当包括以下五大模块：控制模块，分频模块，闹钟模块，计时模块和显示模块。控制模块

2、包括了输入部分，用户通过外部按钮选择数字钟工作模式和输入基准时间，闹钟时刻；分频模块主要是给需要的模块提供特定频率的时钟信号；闹钟模块的主要作用是接收并存储用户输入的闹钟时刻，比较当前时刻是否是用户所设定的闹钟时刻，进而决定是否启动闹钟提醒装置（蜂鸣器）；计时模块包括了秒、分、时、日，月计数模块，并提供给显示模块显示输出；显示模块包括数码管及驱动部分，蜂鸣器。3电路设计控制模块主要是一个译码电路，控制系统所处的模式：正常计时显示，时间校准，设定闹钟。计时模块通过六十进制、二十四进制、三十或三十一进制

3、和十二进制的计数器实现计时。计时模式下利用分频器提供的基准时钟信号实现计时；时间校准模式下，用户输入按钮的脉冲作时钟信号。分频模块是一个分频器，将系统提供的时钟分频到需要的频率。闹钟模块在计时模式下利用比较电路检测当前时间，如果是闹钟时刻，则启动蜂鸣器；闹钟模式下，用户通过输入按钮脉冲设定闹钟，闹钟模块记录并存储。显示模块在计时模式和时间校准模式下由计时模块控制显示，设定闹钟时由闹钟模块控制显示，方便用户设定闹钟，蜂鸣器由闹钟模块控制。4总结由于还未深入学习HDL，本文主要从数字逻辑的中规模器件的角

4、度设计数字钟，关于后期实现，目前构想是先使用VHDL构造出所需功能的中规模器件，再实现数字钟。引用：【1】DigitalDesignPrinciplesandPracticesJohnF.Wakerly著林生葛红金京林译【2】电子设计自动化（第二版）李平李辉杜涛谢小东著