Vivado集成开发环境时序约束介绍.doc

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1、Vivado时序约束本文主要介绍如何在Vivado设计套件中进行时序约束，原文出自Xilinx中文社区。1TimingConstraintsinVivado-UCFtoXDC Vivado软件相比于ISE的一大转变就是约束文件，ISE软件支持的是UCF(UserConstraintsFile)，而Vivado软件转换到了XDC(XilinxDesignConstraints)。XDC主要基于SDC(SynopsysDesignConstraints)标准，另外集成了Xilinx的一些约束标准，可以说这一转变是Xilinx向业界标准的靠拢。Alter

2、a从TimeQuest开始就一直使用SDC标准，这一改变，相信对于很多工程师来说是好事，两个平台之间的转换会更加容易些。首先看一下业界标准SDC的原文介绍：Synopsys'widely-useddesignconstraintsformat,knownasSDC,describesthe"designintent"andsurroundingconstraintsforsynthesis,clocking,timing,power,testandenvironmentalandoperatingconditions.SDChasbeeninuse

3、andevolvingformorethan20years,makingitthemostpopularandprovenformatfordescribingdesignconstraints.EssentiallyallsynthesizeddesignsuseSDCandnumerousEDAcompanieshavetranslatorsthatcanreadandprocessSDC. Xilinx原先的自成一派(UCF)其实其实也算做的不错，相信使用过UCF的工程师也有同感，并没有什么不便。像Apple那样软件和硬件都自成一派而且能与其

4、它所有派别抗衡的，背后需要有多强大的团队支持，可能Xilinx可是考虑到这点，不想花费过多的精力去维护。（个人见解） 文归正题，如果有读者以前没有使用XDC/SDC的经验，这边讲解一下如何从UCF到XDC的转换。如图1所示为UCF与SDC的约束命令比较，可以发现常用的命令都能对应上。图1下面简单举例说明：ClockPeriod：UCF：NET"clka"TNM_NET="clka";TIMESPEC"TS_clka"=PERIOD"clka"13.330nsHIGH50.00%;XDC：create_clock-nameclka-period13.

5、330-waveform{06.665}[get_portsclka]InputPort：UCF：OFFSET=IN8BEFOREclka;XDC：set_input_delay-clockclka2[all_inputs]注:clockperiod=10ns.OutputPort：UCF：OFFSET=OUT12AFTERclkc;XDC：set_output_delay-clockclkc8[all_outputs]注：clockperiod=20ns.除了以上约束命令的差别外，UCF和XDC间的主要差别如下：1.  XDC是顺序执行约束，每个

6、约束指令有优先级2.  UCF一般约束nets对象，而XDC约束类型是pins,ports和cells对象3.  UCF约束默认不对异步时钟间路径进行时序分析，而XDC约束默认所有时钟是相关的，会分析所有路径，可以通过设置时钟组(set_clock_groups)取消时钟间的相关性。 下面介绍一下在Vivado中添加XDC文件以及加入约束命令的方法：首先在ProjectManager中展开Constraints类，选择AddSources即可添加或者新建XDC约束文件，如图2所示。图2选择新建的XDC文件，双击打开，选择左侧的Templates，其

7、中有XDC约束命令的实例，所有的约束命令都可以在其中找到，非常方便，如图3,4所示。图3图4        XDC约束文件可以在编译综合和实现过程中使用时，在综合和实现设置中都能选择需要的约束，如图5。通过创建约束文件集，如图6，设计者可以使能不同的约束集合测试FPGA设计的性能；在约束文件集中可以包含多个XDC约束文件，在FPGA设计比较复杂时，可以分模块或者IP核约束，相应的则有多个XDC约束文件，这样设计和维护效率都能得到提高。图61TimingConstraintsinVivado--2.TimingBasics在深入讲解XDC约束前，先介

8、绍一下基本的时序约束、分析的概念。1.1TimingPath:图1中包含了主要的时序分析路径：1.  输入端口到FPGA内