实验5 FIR滤波器设计与实现.doc

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1、实验5FIR滤波器设计与实现以下为参考中文实验指导，原文请参见：GuideSlideDSP_Primerchineseprint下：Xilinx_DSP_workbook_A4.pdf5.FIR滤波器在这一部分中，我们将利用多种不同方法实现FIR滤波器。为了说明问题，首先来看一下如下图所示的简单的四抽头FIR滤波器：滤波器的系数按如下选择：w0=-10，w1=20，w2=50，w3=80[5.1]这些系数并不是针对某个具体的频率响应而设计的，如此选择只是为了说明问题。5.1.字长增长为了说明字长效应的影响，我们当然只能选择有限精度的信号。在本例中，我们让输入信

2、号为2位整数。因此信号x[k]的范围在-2和1之间。在下面各实验中，我们将考虑滤波器系数为8位的情况，即w的范围在-128和+127之间实验5.1简单FIR滤波器打开以下系统：·filtercut_setFIR1FIR1.mdl(a)在上图中画出关键路径，并回答在关键路径上共有多少乘法单元和加法单元。答：(b)运行该系统并在示波器中观察其冲激响应。(a)观察加法链上的字长变化并验证字长由8位增长到10位。(b)使用SystemGenerator模块生成所需ISE工程文件。打开ISE工程，对该设计经行时序模拟以及布局与布线（Place&Route），然后完成下列

3、表格。ReportResultValuesPlaceandRouteReportNumberofBUFGXMUXsNumberofExternalIOBsNumberof18x18multipliersNumberofslicesPostplace&routestatictimingreportMinimumPeriodMaximumFrequency（注意在本例中并没有使用到内嵌乘法器)实验5.1时序变更(Retiming)打开以下系统：·filtercut_setFIR2FIR2.mdl对图中上面的系统应用cutsets分割得到的割集进行适当变换便得到了下

4、面的系统。变换后的系统的关键路径长度被大大缩减。但同时需要注意的是，系统的延迟增加了。(a)运行该系统并在示波器中观察其冲激响应。可以看出该系统与之前的系统相比其关键路径大大缩短。新系统的关键路径长度是多少？答：(b)使用SystemGenerator模块生成所需ISE工程文件。打开ISE工程，对该设计经行时序模拟以及布局与布线（Place&Route），然后完成下列表格。ReportResultValuesPlaceandRouteReportNumberofBUFGXMUXsNumberofExternalIOBsNumberof18x18multipliersN

5、umberofslicesPostplace&routestatictimingreportMinimumPeriodMaximumFrequency得益于更短的关键路径长度，该系统与之前系统相比运行速度要高出许多，但同时硬件开销增加了。实验5.1转置FIR滤波器打开以下系统：·filtercut_setfir_transposefir_transpose.mdl(a)运行该系统并在示波器中观察其冲激响应。该转置FIR滤波器的延迟(关键路径长度)是多少？答：(b)使用SystemGenerator模块生成所需ISE工程文件。打开ISE工程，对该设计经行时序模拟

6、以及布局与布线（Place&Route），然后完成下列表格。ReportResultValuesPlaceandRouteReportNumberofBUFGXMUXsNumberofExternalIOBsNumberof18x18multipliersNumberofslicesPostplace&routeMinimumPeriodstatictimingreportMaximumFrequency实验5.1减小转置FIR滤波器的关键路径长度在乘法器后引入管线（Pipeline）延迟可以更进一步的减小转置FIR滤波器的关键路径长度。按照下图所示对下面的系统进行集

7、分割（cutsets）：·filtercut_setfir_transposefir_transpose.mdl（在乘法器后添加延迟/寄存器结构）对修改后的设计新建名为fir_tranpose2的文件：·filtercut_setfir_transpose2fir_transpose2.mdl(a)运行该系统并在示波器中观察其冲激响应。该转置FIR滤波器的延迟(关键路径长度)是多少？答：(b)使用SystemGenerator模块生成所需ISE工程文件。打开ISE工程，对该设计经行时序模拟以及布局与布线（Place&Route），然后