一种低相位噪声采样时钟源的设计.pdf

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1、’它a叶技2014年第27卷第6期ElectronicSci．＆Tech．／Jun．15．2014一种低相位噪声采样时钟源的设计蒋小强，石玉，苏安刚，赵宝林(电子科技大学微电子与固体电子学院，四川成都610054)摘要分析了锁相环频率合成器与数字直接频率合成器的原理，阐述了二者性能的优劣。并在此基础上设计了一款低相位噪声的采样时钟源。该频率源结合锁相环和直接数字频率合成器的优势，在75MHz时相位噪声可达一119dBc@1kHz、一116dBc@100kHz。关键词频率源；数字直接频率合成器；滤波器；相位噪声中图分类号TN742．1文献标识码A文章编号1007—7820(20

2、14)06—039—04DesignofaSamplingClock、vithLowPhaseNoiseJIANGXiaoqiang，SHIYu，SUAngang，ZHAOBaolin(SchoolofMicroelectronicsandSolidElectronics，UniversityofElectronicScienceandTechnologyofChina，Chengdu610054，China)AbstractThispaperintroducesthetheoriesofphaselockedloopanddirectdigitalsynthesis，dis

3、cussestheiradvantagesanddisadvantages，andpresentsthedesignofasamplingclockwithlowphasenoiseusingthePLLandDDStechnologies．Themeasurementresultsshowthatthephasenoiseisupto一119dBc@1kHzand一116dBc@100kHzat70MHz．Keywordsphaselockedloop；digitaldirectsynthesis；filter；phasenoise近年来软件无线电以其信号处理软件化、兼容性

4、均较好。且其等效为一窄带滤波器，并能有效抑制干强、易于升级、系统稳定等优势得到了快速发展。软件扰信号，进而提高输出信号杂散指标。但与DDS无线电技术要求直接对射频信号进行采样。而这对采(DirectDigitalSynthesis)相比，PLL的分辨率则较差。样时钟提出了严格的要求。正如式(1)所示，采样时要提高其分辨率，则需大幅增加体积和成本。相反，钟的抖动会引起ADC输出信号信噪比的恶化。且在DDS可轻松实现10Hz的频率分辨率。但DDS也存抖动一定的情况下，输人频率越高，信噪比恶化越严在不足，其是一种采样系统，输出频率上线理论为时钟重。所以直接射频采样软件无线电系统，对

5、采样时钟的1／2。实际工程应用中，输出频率上限一般取时钟引起的抖动有着更为严格的要求。的1／4～1／3以保证曲线平滑。本设计结合了二者的SNR=一20log(2,rrf．t_il一)(1)优势，采用PLL+DDS方案。PLL将低相位噪声、高稳抖动和相位噪声是同一事物的两种表示方法。抖定度的50MHz参考时钟锁定到1000MHz。而DDS动均方根与相位噪声之间的关系为则更具用户指令输出所需的频率信号。镜像抑制滤波器接在DDS后端，从而抑制镜像频率，减少输出杂波。(2)图1给出了设计框图。基于此，本文的讨论均以相位噪声展开。s。MHz③本文设计了一款具有高精度、低相位噪声的采样频

6、率源。输出频率在45～75MHz范围内0．01Hz可调，图1设计框图相位噪声优于一119dBc@1kHz、一116dBc@100kHz。1．1锁相环1设计原理PLL是一种被广泛采用的频率合成方法。其系统框图如图2所示。PLL主要由鉴相器、环路滤波器、压锁相环(PhaseLockedLoop，PLL)结合了压控振荡控振荡器、Ⅳ分频器组成。鉴相器输出反映了参考时钟器和标准时钟源的优势，输出信号的短期、长期稳定度和Ⅳ分频器输出信号的相位差。相位差越大，误差信号越大。环路滤波器是一低通滤波器，用于滤除误差信号收稿日期：2013-11—18作者简介：蒋小强(1985一)，男，硕士研究生

7、。研究方向中高频成分。经滤波的误差信号控制压控振荡器产生射频器件及电路。E—mail：xqj789@126．tom所需振荡信号I2。PLL输入输出频率需满足式(3)。WWW．di~nzikElji．0rq——39蒋小强，等：一种低相位噪声采样时钟源的设计5M=(s+s)(卜s·(去(s·()(4)其中，和分别呈低通和高通特性。故环路图2PLL框图带宽内相位噪声主要由参考时钟、／V分频器和电荷泵的噪声水平决定，环路带宽以外则取决于VCO。因PLL的输出相位噪声除与各部件的噪声性能有关此，设计PLL时应在满