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《verilog四位BCD加法器实验报告.doc》由会员上传分享，免费在线阅读，更多相关内容在行业资料-天天文库。
1、1.实验目的⑴进一步熟悉modelsim仿真工具的使用方法。⑵学会设计验证的方法和流程。⑶编写一个4位BCD加法器，并且用modelsim对其仿真。2.实验任务进一步熟悉modelsim仿真基本流程。并完成一个4位BCD加法器，用modelsim对其仿真。3.实验内容及步骤3.1实验内容进一步熟悉modelsim仿真基本流程：①建一个工作库②编译设计文件③运行仿真④调试结果实验步骤：1.启动modelsim。2.创建一个新工程：①在主菜单窗口的主菜单中选择“File→New→Project”。②在项目名
2、称域中输入工程名称（如adder_bcd），如下图所示。③单击Browse按钮选择工程文件存储的目录。④确认默认库名称为work，单击OK按钮。1.创建新设计的文件：①单击OK按钮接受工程设置后，在主窗口的工作区将出现一个工程标签，同时弹出向工程添加项目的对话框。单击“CreateNewFile”，在新弹出的窗口中，输入文件名（如adder_1bit），特别需要注意的是，“Addfileastype”里边要选择“verilog”类型。②如果还需要写新的模块，在project对话框中点右键，选择“Addt
3、oProject→NewFile”。在弹出的对话框中输入新的文件名（如adder_bcd_1bit;adder_bcd_4bit;test），同样注意“Addfileastype”里边要选择“verilog”类型。2.向工程输入有效的设计单元：把设计的源文件输入到工程里边。3.在主窗口中选择“Compile→CompileAll”完成工程的编译。对于modelsim正确编译的设计文件，都打上“√”标志；对于编译失败的情况，打上“×”标志，此时可在右侧的脚本状态窗中查看出错信息，修正后再编译。1.完成工程
4、正确的编译后，在主窗口中单击Library标签，进入编译库页，打开work库，双击测试单元(如test)，加载测试单元。对mycount点右键，选择“Addtowave”。然后就会出现Wave窗口，单击run就会运行并出现波形图。2.仿真结束时，在主菜单中选择“Simulate→EndSimulate”,结束仿真。3.2本次所实现的功能描述4位BCD加法器，1位BCD用4位二进制数来表示，故4位BCD相加应为16位2进制数相加。先写1位二进制加法器（adder_1bit），用与门实现。然后写1位BCD加
5、法器（adder_bcd_1bit）,即4位二进制加法器，把1位二进制加法器实例化四次。下来写4位BCD加法器（adder_bcd_4bit）,把1位BCD加法器实例化四次。最后写测试模块（test）。完成了16位二进制数相加。3.3本次实验的设计方案moduleadder_1bit(a,b,cin,sum,cout);inputa,b,cin;outputsum,cout;wires1,m1,m2,m3;and(m1,a,b),(m2,b,cin),(m3,a,cin);xor(s1,a,b),(su
6、m,s1,cin);or(cout,m1,m2,m3);endmodulemoduleadder_bcd_1bit(a,b,cin,sum,cout);input[3:0]a,b;inputcin;output[3:0]sum;outputcout;wirecin1,cin2,cin3;wirecount;wire[3:0]sum1;adder_1bitf0(.a(a[0]),.b(b[0]),.cin(cin),.sum(sum1[0]),.cout(cin1));adder_1bitf1(.a(a[
7、1]),.b(b[1]),.cin(cin1),.sum(sum1[1]),.cout(cin2));adder_1bitf2(.a(a[2]),.b(b[2]),.cin(cin2),.sum(sum1[2]),.cout(cin3));adder_1bitf3(.a(a[3]),.b(b[3]),.cin(cin3),.sum(sum1[3]),.cout(count));assignsum=((sum1>4'b1001)
8、(count==1'b1))?(sum1+4'd6):sum1;assign
9、cout=((sum1>4'b1001)
10、(count==1'b1))?1'b1:1'b0;endmodulemoduleadder_bcd_4bit(a,b,cin,sum,cout);input[15:0]a,b;inputcin;output[15:0]sum;outputcout;wirecin1,cin2,cin3;wire[15:0]sum;wirecout;adder_bcd_1bitadder1(.a(a[3:0]),.b(
