高速互连中信号完整性测试单元分析

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1、与方法!第己口I口年5月己g卷第5期高速互连中信号完整性测试单元分析*郝慈环颜学龙(桂林电子科技大学CAT研究室桂林541004)摘要：介绍了高速互连中的信号完整性故障，主要探讨了由NMOS和PMOS管组成的内建高速互连检测单元，该单元用于对高速互连中的信号完整性故障进行测试。主要对已提出的2种故障检测单元进行了对比，分析了它们在信号完整性故障测试方面的不同特点，并用Hspice在有无噪声情况下进行了仿真，在理论分析和仿真结果方面显示了良好的一致性。关键词：高速互连；信号完整性；测试中图分类号：TNT109文献标识码：AAnalasisofdetectingsensorforsignal

2、integrityfaultsinhigh。speedinterconnectHaoCihuanYanXuelong(ComputerAidedTestingLaboratory，GuilinUniversityofElectronicTechnology，Guilin541004，China)Abstract：Describesthesignalintegrityfailureinhigh—speedinterconnect．MainlydiscussesthetransistorsformedbytheNMOSandPMOS，theyarethebuilt—inhigh—speedi

3、nterconnectdetectorunitusedfortestingthesignalintegrityfaultinthehigh—speedinterconnect．Therehavebeenputforwardtwokindsoffaultdetectionunit．Wecomparetotheunitandanalyzetheirdifferentcharacteristics．UsingHspicetosimulatethecellsincircumstanceswithnoiseornot．Thetheoreti—calanalysisandsimulationresu

4、ltsdemonstratethatagoodConsistency．Keywords：high-speedinterconnect；signalintegrity(SI)；testing程序却仍是坏的芯片]。O弓l言由于在纳米技术中互连线的数目非常多，因此找到发信号完整性(signalintegrity，SI)通常是指在一个电生信号完整性故障的互连线是很重要的。全部的互连线路中一个信号产生正确反应的能力。随着集成电路体积(通常长度大于300m)都可能发生信号完整性故障[4]。越来越小，工作频率越来越高，信号完整性问题成为电子在全部的互连线中，我们主要看SoC中的互连，这些互连设计和测试

5、工程师日益关注的焦点]。对一个设计者来线的长度甚至超过芯片的边缘尺寸，容易引起信号完整性说，好的信号完整性意味着干净的数据，没有振铃，互连线故障，特别是在纳米设计中，这种情况尤为明显0]。而且，不易受感应。然而，就像片上系统(systemonchip，SoC)在选择信号互连时一个非常重要的电路是内建检测单元，一样，运用纳米技术的高性能系统中的信号都无法避免具特别是在纳米COMS芯片中由于较多的金属层数和较高有噪声。sI降级引起系统性能的不可靠性使得系统出现的金属密度，有些信号的完整性问题难于测量，但这种单短暂无法测量的故障。如今纳米工艺技术的应用使得在元可以对那些难于测量的信号的完整性进

6、行检测，4]。进行复杂设计时保存信号的完整性成为一种挑战。为了本文基于一种片上测试策略，对文献[2]中的Victor确保信号的完整性，电路设计者在设计时就需要考虑电路Champac和文献[4]中的AmirAttarha提出的2种检测图的布局、元件的摆放、走线和电路的仿真。目前，在这些单元进行探讨。它们用于测试高速互连上信号的完整性方面设计者都可以找到相应的工具来辅助设计。然而，即故障(SIV)。每个检测器都可以用于测试几个关键的使现在有各种计算机辅助设计工具仍然不可能把发生的信号。故障都事先考虑到，所以，尽管有的芯片通过了标准测试作者简介：郝慈环，硕士研究生，主要研究方向为计算机辅助测试

7、、信号完整性和SoC。*基金项目：广西研究生教育创新计划基金(2O091O595O8O4M35)资助项目一38一中国科技核心期刊己口l口年5月第己g卷第5期．．理论与1信号完整性测试方法2噪声测试单元ND本文所讨论的测试方法如图1所示。文献[4]提出了一种噪声测试单元设计方法，如图3所示。图1信号完整性测试流程高速信号在核i和核之间的测试互连(IUT)上进行传输时，由于受到旁边其他互连上信号的干扰以及受传输线本身的特性的影响，在信号