湘潭大学 计算机组成与原理 算术逻辑单元ALU设计 实验报告.pdf

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1、湘潭大学实验报告课程名称计算机原理与设计实验名称算术逻辑单元ALU设计实验页数专业班级同组者姓名无组别学号姓名实验日期一、实验目的a)理解算术逻辑单元ALU的工作原理。b)掌握算术逻辑单元ALU的设计方法。c)验证32位算术逻辑单元ALU的加、减、与、移位功能。d)按给定数据，完成几种指定的算术和逻辑运算。二、实验要求1、做好实验预习，掌握运算器的数据传送通路和ALU的功能特性，并熟悉本实验中所用的控制台开关的作用和使用方法。2、写出实验报告，内容是：①实验目的；②按理论分析值填写好表1-2、表1-3，给出对应的仿真波形。③列表比较实验数据（2）的理论分析值与实验结果值；并对结果进行分

2、析。实验结果与理论分析值比较，有没有不同？为什么?④通过本实验，你对运算器ALU有何认识，有什么心得体会？三、实验原理算术逻辑单元ALU的设计如图1-1所示。其中运算器addsub32能实现32位的加减运算。参加运算的两个32位数据分别为A[31..0]和B[31..0]，运算模式由aluc[3..0]的16种组合决定，而aluc[3..0]的值由4位2进制计数器LPM_COUNTER产生，计数时钟是Sclk（图1-1）；r[31..0]为输出结果，Z为运算后的零标志位。ALU功能如表1-1所示。表1-1ALU的运算功能选择端alucALU功能3210*000R=A加B*001R=A与

3、B*010R=A⊕B*100F=A-B*101R=A+B*110R=将B逻辑左移16位0011R=B逻辑左移A[4..0]位0111R=B逻辑右移A[4..0]位1111R=B算数右移A[4..0]位注1、*表示每一位都移至下一更高有效位,“+”是逻辑或，“加”是算术加四、实验内容1．用VerilogHDL实现输入暂存器lpm_latch的功能，及模式选择计数器LPM_COUNTER的功能。2．用VerilogHDL表达整个ALU实验电路的功能，对电路进行仿真、引脚锁定、并在实验台上实现其功能。3．用VerilogHDL设计一个64位的ALU，实现基本的算术逻辑运算。4．对ALU进行算

4、术运算和逻辑运算的功能仿真，并记录仿真波形。五、实验环境与设备GW48CP+主系统、pc机六、实验代码设计（含符号说明）ALU代码：modulealu(a,b,aluc,r,z);input[31:0]a,b;//输入端a，b，设置为32位input[3:0]aluc;//输入端aluc，设置为4位output[31:0]r;//输出端r，设置为32位outputz;//输出端zassignr=cal(a,b,aluc);//通过关系为r负值assignz=~

5、r;function[31:0]cal;input[31:0]a,b;input[3:0]aluc;casex(aluc)4'

6、bx000:cal=a+b;4'bx100:cal=a-b;4'bx001:cal=a&b;4'bx101:cal=a

7、b;4'bx010:cal=a^b;4'bx110:cal={b[15:0],16'h0};4'bx011:cal=b<>a[4:0];4'b1111:cal=$signed(b)>>>a[4:0];endcaseendfunctionendmoduleext8to32代码：moduleext8to32(a,s);input[7:0]a;//输入端a，设置为8位output[31:0]s;//输出端s，设置为32位assig

8、ns={4{a}};endmodule七、实验检验与测试（1）按图1-1所示，在本验证性示例中用数据选择开关（键3控制）的高/低电平选择总线通道上的8位数据进入对应的数据锁存器lpm_latch中；即首先将键3输入高电平，用键2、键1分别向DA[7..0]置数01010101（55H），这时在数码管4/3上显示输入的数据（55H）；然后用键3输入低电平，再用键2、键1分别向DB[7..0]置数10101010（AAH），这时在数码管2/1上显示输入的数据（AAH）；这时表示在图1-1中的两个锁存器中分别被锁入了加数55H和被加数AAH。可双击图1-1的ALU元件，了解其VerilogH

9、DL描述。（2）键6控制时钟SCLK，可设置表1-1的aluc[3..0]=0~F。现连续按动键6，设置操作方式选择aluc[3..0]=0000（加法操作），使数码管8显示0，以验证ALU的算术运算功能：当键7设置clr=0时，数码管6/5=FF（55H+AAH=FFH）；当键7设置cn=1（复位）时，数码管7/6/5=100（Z=1）；键KEY6控制时钟SCLK，设置aluc[3..0]=0~F，KEY7设置clr=0或clr=1，验证AL