实验三_用状态机实现序列检测器的设计.ppt

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1、实验三用状态机实现序列检测器的设计任务分析本次实验的核心是：应用有限状态机设计思路，检测输入的串行数据是否是”11100101”。根据DE2板的资源，拟用SW0---SW7作为系统输入（系统由此需要设计一个8bits并行数据转串行的模块）一个7段数码显示译码器作为检测结果的输出显示，如果串行序列为”11100101”，显示a，否则显示b（系统需要设计一个7段数码显示译码器模块）为了显示可控，清晰，拟用key0,key1实现时钟，复位信号的输入。本实验由顶层文件、串行检测、并行数据转串行、数码管显示四个模块组成设计参考顶层模块并转串模块串行检测

2、模块数码管显示模块并行8bits数据clk串行数据4bits数据reset7bits数据1、构建一个工程名为schk的工程由File->NewProjectWizard,弹出对话框，设置文件夹目录，Project名称。注意，1）不能将文件夹放置与软件安装目录下，应放在DATA盘上2）要求以自己的学号作为文件夹名3）项目名称为XULIEQI,与后续的顶层实体名相对应。暂无文件添加，按next，继续根据DE2实验平台，选择FPGA目标器件为：CycloneII系列：EP2C35F672C6仍然使用软件自带的综合仿真工具，所以按NEXT，继续Pro

3、ject建立总结，按Finish完成输入schk的Verilog文本由File->New,得如下对话框，选择VerilogHDLFile：将设计的Verilog程序输入，并存盘名为schk.v由File->new，弹出对话框，选择otherfiles->VectorWaveformFile将波形文件存盘为schk.vwf设定schk.v是目前的顶层文件由Processing->start->startannlysis&elaboration对程序进行初步的分析双击波形文件下的空白区，得到如下对话框，点击NoderFinder弹出下面的对话框，

4、单击List，选中AB、CLK、CLR、DIN、Q几个端口，单击>_后，点击OK由edit->endtime，设定仿真终止时间为1us,选中CLK点击设置周期是10ns，并对CLR,DIN作相应设置由assigments->settings，对仿真工具设定为功能仿真，并将激励文件调入由Processing->generatefunctionalsimulationnetlist，提取功能仿真的网表由processing->startsimulation进行功能仿真，并对结果进行分析。时序仿真由assignments->settings,更改

5、仿真器的设置为时序仿真：timing由processing->startcompile对设计进行全编译再由processing->startsimulation进行时序仿真，分析结果2、仿照工程schk的设计方法，再分别设计xulie和decl7s两个verilogHDL模块，并分别进行功能仿真和时序仿真，对仿真结果进行分析。注：编写数码管显示程序（decl7s.v）来显示A或B状态。已知数码管为共阳级连接。输入（4bits）输出（7bits）显示内容4’b10107’b0001000a4’b10117’b0000011b4’b00007’b

6、10000000提示：可以在default分支选用显示“0”。3、创建顶层文件：输入XULIEQI的Verilog文本并保为XULIEQI.v由File->new，弹出对话框，选择otherfiles->VectorWaveformFile将波形文件存盘为XULIEQI.vwf设定XULIEQI.v是目前的顶层文件由Processing->start->startannlysis&elaboration对程序进行初步的分析添加波形仿真端口由edit->endtime，设定仿真终止时间为1us,选中CLK点击设置周期是10ns；选中din8，单

7、击如下图，设置Startvalue：11100101；Incrementby：0设置好后确定。由assigments->settings，对仿真工具设定为功能仿真，并将激励文件调入由Processing->generatefunctionalsimulationnetlist，提取功能仿真的网表由processing->startsimulation进行功能仿真，并对结果进行分析。时序仿真由assignments->settings,更改仿真器的设置为时序仿真：timing由processing->startcompile对设计进行全编译再由

8、processing->startsimulation进行时序仿真，分析结果4、锁引脚1）根据DE2_pin_assignments文件内容、格式制作本设计引脚对应