实验五用状态机实现序列检测器的设计

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1、实验五用状态机实现序列检测器的设计一、实验目的1.熟悉QuartusII软件应用环境，了解实验流程。2.编写简单的Verilog代码，并在QuartusII中进行调试和验证，并在EDA6000中下载代码和验证。3・掌握用状态机(StateMachine)实现序列检测器的设计。二、实验原理假设检测器预先已经设定一个8位序列d,那么当由din端口串行输入的一个8位序列,与d完全相同时，检测器输出代码1010,即在试验箱上的LED±显示一个“A”；否则，检测器输ill1110,即在试验箱上的LED上显示一个“E”。同时，当清零信号clr有

2、效时，输出为HlOo由清零信号clr和输入信号din共同控制状态机的状态变化。三、实验内容1、检测一纽二进制序列信号，当连续的脉冲信号和预先设定的序列d相同时，显示字符“A”,否则显示“E”。2、使用工具为译码器建立一个元件符号3、设计仿真文件，进行验证。4、编程下载并在实验箱上进行验证。四、实验步骤1.新建VerilogX程项冃，编写代码并保存至与模块名对应的项口文件夹。2.编译程序,编译无误后,在[tools]>[netlistviewers】里面选择RTLViewer,观察电路结构；在[tools]>[netlistviewe

3、rs]里面选择StateMachineViewer,查看状态机转换图。3.新建波形文件进行仿真。保存时要和源程序存放在同一冃录下。设置好输入波形参数后,开始仿真。在仿真后输入输出波形中观察逻辑关系是否正确。4.将实验箱和PC合理连接起來。打开EDA6000软件，设置好芯片类空为ACEX1K(EP1K30TC144-3),载入模式12。5.根据EDA6000界而内管脚对■应芯片的实际管脚在QUARTUSII里而设定管脚号并检查无误。6.将程序下载至FPGA内,并在EDA6000软件界面内进行验证测试。程序代码moduleSCHK(cl

4、k,din,clr,d,err);inputclk,din,clr;input[7:0]d;output[3:0]err;parameters0=0,s1=1,s2=2,s3=3,s4=4,s5=5,s6=6,s7=7,s8=8;reg[8:0]cs,ns;reg[3:0]err;always@(posedgeelkorposedgeclr)beginif(clr)cs<=s0;elsecs<=ns;case(cs)s0:if(din==d[0])ns<=s1;elsens<=s0;sl:if(din==d[l])elsens<=s

5、O;ns<=s2;s2:if(din==d[2])nsv=s3;elsens<=sO;s3:if(din==d[3])ns<=s4;elsens<=sO;s4:if(din==d[4])ns<=s5;elsens<=sO;s5:if(din==d[5])ns<=s6;elsens<=sO;s6:if(din==d[6])ns<=s7;elsens<=sO;s7:if(din==d[7])ns<=s8;elsens<=sO;s8:ns<=s8;defaultns<=sO;endcaseendalways@(ns)beginif(ns=

6、=s8)err<=4!bl010;elseeirv=4'blll0;endendmodule编译：选择processingstartcompilation命令，开始编译。也可玄接点击ifij板上编译按钮。结果如图：4*Qiiartii*TI-Df/qwartna4«r/ST1!I/XCI

7、Cn«Fila*bmiRr>«rf-Fl»v%«M«ry

8、EDMICXvU>«rtLmUBh«««FlwHotHotAAU8比1・liiK"«*trtj^cl178Y&*4w•«；»HectorFIotS<*«wnUvtuMYUbut*1*4F

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