基于FPGA的高速FIR滤波器设计.pdf

《基于FPGA的高速FIR滤波器设计.pdf》由会员上传分享，免费在线阅读，更多相关内容在行业资料-天天文库。

1、仪器仪表用户旦经验窒速旦Doi：10．3969／j．issn．1671—1041．2012．03．027基于FPGA的高速FIR滤波器设计曹树胜，李小京(1．天津工业大学电气工程与自动化学院，天津300387；2．天津工业大学工程教学实训中心，天津300387)摘要：FIR滤波器能够实现线性相位特性，可以做到无相位失真，而广泛应用于现代信号处理领域。运用FPGA可编程的特点，采用分布式算法，实现高速有限脉冲响应(FIR)滤波器。仿真结果和板级测试表明这种方法快速，消耗硬件资源少。关键词：FIR滤器；分布式算法；FPGA中图分类号：TNTI3文献标志码：BDesignofh

2、igh-speedFIRdigitalfilterbasedonFPGACAOShu．sheng，LIXiao-jing2(1．CollegeofElectricalandAutomation，TianjinPolytechnicUniversity，Tianjin300389，China；2．EngeringTeachingTrainingCenter，TianjinPolytechnicUniversity，Tianjin300389，China)Abstract：RealizationofdigitalFinite-impulse—Response(FIR)filt

3、erareSOimportantissuefordigitalcommunicationsandsignalprocessingapplication．Asitsgoodlinephasecharacter，FIRfiltercanavoidphasedistortion．ThefilterstructureisbasedonDistributedArithmetic(DA)，whichisabletocalculatetheinnerproductbyshiftingandaccumulatingofpartialproductsandstoringinlook-upt

4、able．InthispaperanFPGA-basesystemispresented．．Thesimulationandexperimentalresultsverifythatthisstrategypossessgoodtimeclosureandlessresourceusage．Keywords：FIRfilter：distributedarithmetic：FPGA0引言只是此时系数h(n)是已知的常数。本文重点讨论基于分布数字滤波器是数字信号处理中最重要的内容之一。数字式结构的FIR滤波器。滤波器与模拟滤波器相比，具有精度高、稳定性好(只有0，11．1分布

5、式FIR算法原理两种电平状态)、灵活性强、可预见性好、不要求阻抗匹配等优分布式算法是在3O年前被首次提出，但直到FPGA查找点⋯。FIR滤波器以其特有的线性相位特性在数字滤波器中表(LUT)的出现，分布式算法才广泛应用于计算乘积和之中。占有重要的地位。FIR滤波器结构是一个分节的延时线，每一节的输出加权累FIR滤波器可以用多种方法来实现。一种是采用通用加，得到滤波器的输出。其输出y是输入x和系数h的内DSP芯片，但这种方法不能进行并行计算，影响速度；第二种积．4J，即是采用专用信号处理芯片，其不足是成本高，通用性差；第三Ⅳ一l种是采用可编程逻辑器件FPGA，只用简单地改变

6、滤波器的系Y=<，>=∑[n][n]=hEO]x[O]+[1]xE1]+数即可完成对滤波器特性的修改，这种方法能较好地满足通⋯+h[N—1][N一1](1)用性的要求J。因此，采用FPGA实现高性能FIR滤波器越这是因为数据输入进入移位寄存器中，最先进来的数存来越成为一种趋势。储在寄存器中的最高位，所以公式(1)中系数h和输人数据下标都是相同的，都为m。输入数据n]可以采用B+1位补码1FIR滤波器的结构与原理来表示，因为系数h为已知常数，则输出Y如公式(2)所示。FIR滤波器的实现方法有很多种，最常用的有串行结构、日一1N一1并行结构以及分布式结构。利用串行结构来实现F

7、IR滤波Y=一2sh[n]x+∑2∑En]hEn](2)器所占用的资源小，只要一些寄存器、一个乘累加器就可以完bUU计算h[／／,]b[n]，就是用查找表实现一个映射，然后再成整个滤波运算，这种方法的不足是滤波速度慢，一次滤波的将此映射经过相应的二次幂加权，最后输出就是滤波器的输时间由滤波的阶数决定。当阶数N很大时，就需要N个时钟周期才能完成一次滤波的结果。并行结构可以在一个时钟周出。分布式算法巧妙把数与数相乘转化为数与相应的位相乘，期内完成一次滤波，但是要占用大量的乘累加器，器件延迟比由于位上数字不是0就是1，把乘法转化为加