教案7(时序逻辑电路).ppt

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1、计算机结构与逻辑设计吴健雄学院09级（第七次课）测验评述画出下面触发器的输出波形S1DC1RQSRDCPQSRDCPQ先按基本触发器的方法对S、R作图置1置0再在保持区域内按D触发器的方法画波形保持保持保持保持SRCPDQQ1xx0010xx1001xx0100↓00100↓110优先级高优先级低错误情况对S、R功能不清楚，有的弄反了，甚至有人将S、R作用时的输出都画成1；对时钟触发特性不清楚,状态随D信号变化每个时钟周期一个状态有的将时钟的触发边沿弄反了；最多的错误是在S、R作用以后，时钟作用沿到来之前的状态画得不对，此时对于SR触发器是保持，对于D触发器，则时钟的触发研还未

2、到达，故应保持；在S=R=0（保持）期间，没有时钟信号的有效边沿作用，状态就不改变,如依照D的变化而变化，是原则性错误。有人只画了最后的波形——无时间参照。SRDCPQ置1置0保持保持保持保持复习触发器的概念任何门电路都有延迟，因而都有存储器能力，但存储的时间极短（只是门的延迟时间，而且是由电路自身确定的），在一般情况下认为没有存储能力。如要求门电路的存储器时间足够长，而且存储时间的长短由用户确定，则必须加反馈，使触发信号撤走后可接替该信号维持输出不变，成为基本存储单元。而且必须是正反馈(即门电路必须是恒等器），触发的时间也须维持Tpd以上（Tpd是恒等器的延迟时间。1ViVo

3、ViVoΔΔ111a1b基本存储单元基本存储单元是一个正反馈环路，有存储能力，但触发不方便。为此在保证环路的条件下另加一个触发端，显然该触发信号与反馈信号应是“或”的关系，故将环路中的非门改为或非门，加一输入端S。如用1信号触发，应用正或非门。它对1信号敏感，可使触发器置1。如欲使触发器置0，则需将另一非门也改成或非门，加另一输入端R——SR基本触发器。如欲用0信号触发，则需将两个或非门改为对0信号敏感的负或非门即与非门，成为SR触发器≥1≥1SRQQSRSRQQ&&SRQQSRSRQQ基本触发器的特点——触发信号一有变化，状态立刻跟着变化——用于需要获取某信号变化时刻的场合，

4、可做开关消抖电路。缺点：状态不能受控于某个要求的时刻变化。要控制触发器在某特定的时刻更新状态——加门控电路——锁存器——特点：在C=1时，触发器透明，如基本触发器一般，状态跟随虽然信号的变化而变化，在C=0时，触发器不能改变状态，将C=0前一刹那触发器的状态锁存。≥1≥1SCRQQ&&1SC11RSCPRQQ解决SR会出现同态的问题，加非门——D锁存器。存储容易，使用广泛。≥1≥1SRQQ&&1DC1DCPQQ1DCPD锁存器的缺点——C=1期间透明，每个时钟周期状态可能会出现多次变化（干扰——空翻）（功能——竞态现象）解决办法——1.选通——只让C=1结束时的状态出现在输出端

5、。——加一道门。≥1≥1SCR&&QQSCR≥1≥1&&第2级门应在C=1结束时开启，所以用C=0来控制，可以用CP通过非门实现，两个触发器组成一个触发器，前者称主触发器，后者称从触发器，合称主从触发器。——主触发器在C=1期间透明，每个时钟周期状态可能会出现多次变化，但从触发器只在CP的下降沿变化一次。QQ11SC11RSCPRQQ主从触发器解决了空翻的问题（每个时钟周期只翻一次，无竞态），缺点主触发器在CP=1期间仍然开门，能接受输入信号，易受干扰。解决竞态的第二个途径，——缩短开门时间。方法——利用逻辑竞争原理≥1≥1SRQQ&&1DC1DCPQQ1DCP1两个与门只在C

6、P的上升沿一刹那间开启，只有那时的D信号可以影响触发器的状态。1DC1DCPQQ110011000000①②③④⑤⑥⑦0101000110100101SRQQ触发器的功能前面所讲是触发器的触发方式，在逻辑符号上体现，关系到触发器输出与激励信号之间的时间关系，目的是解决触发时间的控制与竞态问题触发器的功能是指触发器的输出与激励信号之间的逻辑关系，目的是解决基本触发器的功能缺陷（有同态问题）已学过的有置0置1（SR）触发器、数据（延迟）触发器（D触发器），还有可控翻转(TE)触发器、翻转（T)触发器和多功能（JK）触发器，用功能表加以区别。触发方式功能基本电平主从维阻边沿储存SR√

7、√JK√√D√√√TET门电路靠什么实现高、低电平？UoVccR1R2Uo=VccR2R1+R2用开关代替其中的电阻，利用开关在接通和断开时电阻差别很大形成高、低电平。条件：Roff＞＞R，Ron＜＜R开关代替R2——非门；开关代替R1——同相传输；MOS晶体管DGSDGSGRDS开关0∞10DGSVccAFVccABFDGSVccAFB门电路靠什么实现高、低电平？UoVccR1R2Uo=VccR2R1+R2两个电阻皆用开关代替，并保证一开一关——互补。如果两个电阻皆用开关代替，情况如何？互