微机原理4章总线周期和时序.ppt

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1、第4章处理器总线时序和系统总线4.1概述4.2处理器总线4.38086典型时序分析4.4其它总线简介14.1概述4.1.1指令周期、总线周期和T状态指令周期—执行一条指令所需的时间。不同指令的指令周期是不同的。例:最短指令:寄←寄,只需要2个时钟周期.最长指令:16位乘、除,约需200个时钟周期.2有些指令周期可划分为一个个总线周期。总线周期—每当CPU与存储器或I/O端口交换一个字节(或字、双字)数据所需的时间称之为一个总线周期。每个基本总线周期通常包含4个T状态,一个T状态就是一个时钟周期,是CPU处理动作的最小单位。3时钟频率一个T状态时间5M200ns(0.2μs)

2、50M20ns(0.02μs)100M10ns(0.01μs)200M5ns(0.005μs)基本的总线周期有：⒈存储器的读周期或写周期⒉I/O端口的读周期或写周期⒊中断响应周期44.1.2学习时序的目的⒈了解和熟练掌握指令的执行过程，有利于在编程时合理选用指令，提高编程质量，少占存储空间，缩短指令执行时间。如编程时完成相同功能的程序，可选用不同的指令，但指令的长度和执行时间可以有很大的不同，所以优选指令有利于提高程序质量。例：MOVAX，0CLCXORAX,AX5下面举例了解一条指令的执行过程和所需时间例：ADDMASK[BX+DI],AX执行本指令需要几个总线周期？需要

3、多少时钟周期？ADD寄存器到内存,访问内存次数：2所需的时钟周期数为：16(24)+EAEA为12个时钟周期.对8088而言,执行本指令需要36个时钟周期.2.实时控制的要求，当用微机实时监测、控制时，必须估算执行有关程序所需的时间，以便与测控过程相配合。63.了解时序配合，有利于选用芯片和使用芯片。例如选用存储芯片时，要注意和CPU的时序配合；又例在使用液晶芯片时，需编程产生图形，就需读懂液晶芯片的有关时序。如某液晶模块的列驱动器HD61202的读出时序如下：读写使能信号E读写选择信号R/W数据、指令选择信号D/I芯片选择信号CS数据DB7~DB0注：D/I=1为数据操作

4、；D/I=0为写指令或读状态74.2处理器总线4.2.18086微处理器的工作模式最小模式：系统中只有一片8086,其存储容量不大,所要连的I/O端口也不多,总线控制逻辑电路被减到最小。最大模式：构成的系统较大,可能包含不只一片微处理器,或要求有较强的驱动能力,带有一个总线控制器8288。4.2.28086的引脚和功能8VCC8284RESDENDT/RCLKREADYRESETTOE82868282STBALE存储器I/O芯片RDWRM/IOOE地址数据8086CPUBHEBHE(3)(2)92135468791110121413151716181920394038363

5、7353334323031292728262425232221A14GNDA13A11A12A10A8A9AD7AD5AD6AD4AD2AD3AD1NMIAD0INTRCLKGNDVCCMN/MXBHE/S7RDRQ/GT1(HLDA)RQ/GT0(HOLD)LOCK(WR)S1(DT/R)S2(M/IO)S0(DEN)QS1(INTA)QS0(ALE)TESTREADYRESETA15A17/S4A16/S3A18/S5A19/S6最大组态(最小组态)8086CPU10对应最小组态:M/IO本信号为高，表示CPU与内存进行数据交换为低，表示CPU与I/O进行数据交换DMA

6、传送时，M/IO置为高阻WR低有效，表示处在存储器写或I/O写INTA中断响应信号，低电平有效ALE地址锁存允许信号，高电平有效,有效时将地址信号锁存到地址锁存嚣中11HOLD为总线保持请求信号HLDA为总线保持响应信号DT/R为数据发送/接收信号,为增加数据总线的驱动能力,采用数据总线收发器(8286/8287)DEN为数据允许信号,作为8286/8287的输出允许信号12对应最大组态:S2S1S0总线周期状态信号其编码如下S2S1S0性能000中断响应001读I/O010写I/O011暂停100取指令101读内存110写内存111无效状态13RQ/GT0总线请求输入

7、/总线请求允许输出RQ/GT1总线请求/总线请求允许每一脚为双向,其中RQ/GT0的优先权高于RQ/GT1LOCK总线封锁信号,当其有效时,别的总线主设备不能占用总线QS1,QS0指令队列状态信号,意义如下:QS1QS000无操作01从指令队列中第一字节中取走代码10队列空11除第一个字节外,还取走了后续字节中的代码.14其它引脚：AD15～AD0地址/数据复用线A19/S6,A18/S5,A17/S4,A16/S3地址/状态复用线S6始终为低,表示CPU当前与总线相连S5是中断允许标志状态位,为1允许中断S