数字时钟的设计报告论文.doc

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1、数字时钟的设计报告论文科目:EDA技术与实践教程实验项目：数字钟实验组员：指导老师：完成日期：2010年6月1号目录一：电路设计目的二：电路设计的要求三：电路设计程序四：电路程序仿真五：硬件电路调试及故障排除六：使用说明七：心得体会摘要：本实验利用QuartusIT软件，解惑所学的数字电路的知识设计一个多功能数字钟，具有正常时、分、秒计时，动态显示，清零，快速校分、整点报时功能。论文分析了整个电路的工作原理，还分别说明了各模块的设计原理，并对最终结果进行总结，最后提出了在实验过程中出现的问题和解决的方案，以及后续设计思想。关键词:数字钟，功能，计时，报时一：实验目的：%1学习掌握数字时钟的

2、设计方法。%1学习较复杂的数字系统设计方法。%1了解数字时钟的工作原理。%1掌握用VHDL硬件描述语言的设计思想%1掌握多位共阳数码管动态扫描显示驱动及编码°%1通过数字时钟的VHDL语言设计，提高团都会合作精神。二：实验要求%1能进行正常的时、分、秒计时功能；%1提供八个数码管动态显示时、分、秒；%1对于时钟提供校正功能，能对分、秒、时分别提供校正；%1时钟能实现整点报时功能，当计时到达59分52秒时开始报时，在59分52秒,59分54秒,59分56秒,59分58秒时的鸣叫，鸣叫声频为500HZ,在到达59分60秒时为最后一声整点报时，频率为1KH乙%1脑中的功能，可以根据需要自己设定脑

3、中的闹时时间（精确到分），响铃一分钟,期间可通过开关关闭闹钟三：电路设计程序1.硬件设计思路数字时钟完全有开发板中的内部电路实现，显示电路外部的7位数码管来完成，苗脉冲和扫描有外部数字时钟源提供，复位及调分、调时分别由外部3个按键输入，输出分别连接到数码管的位选和断码，其硬件连接电路如下：1.软件设计思路在PLC的设计中，尤其是在较复杂的设计中，应遵从自顶向下的设计方法，首先应将涉及项目分解成若干个较小的功能自模块，然后再通过一个顶层模块把所有功能自模块连接起来。因此，该数字时钟就可以分成秒计时，分计时，时计时，动态扫描和数码管显示译码五大功能模块以及一个顶层模块。所以子模块全部采用VHD

4、L语言设计，其中数码利用理图设计实现，如下图所示i叫_呵【出吏II：、呼［I巧、《尺»!:;:::I

5、TstT1•w•9•••••••3•各模块的电路程序设计①onirol控制模块的VHDL的源代码如下:libraryieee：useIeee.stxijoglcj164.all;useleee.stdjogic_unslgned.au：errt比y8n七厂olIsport(s:instdjogic.vector(5downto0);clk,rstO:Instdjoglc;min1emln0:outstdjoglc.vector(3downto0)：sec1.sec0:outstdjoglc

6、_vectod3downto0);hour1thour0:outstdjoglc.vector(3downto0))：end;:stdjoglc.vector(3architectureoneofcontrolIssignalmln11tmin00tsec11tsec00thour11thourdownto0)：componentconiisport(sfrst:lnstdjoglc：q:outstdjoglc.vector(3downto0));endcomponen七coni;beginu0:con1portmap(s=>s(O)trst=>rstOtq=>secOO);u1:con1

7、portmap(s=>s(1)trst=>rstO.q=>sec11);u2:con1portmap(s=>s(2).rst=>rst0.q=>min00);u3:con1portmap(s=>s(3)trst=>rstOfq=>mln11)：u4:con1portmap(s=>s(4)erst=>rst0.q=>hour00)：u5:con1portmap(s=>s(5).rst=>rstOtq=>hour11);process(elk)ifclk'everrtandclk=z1zthensed<=sec11;secO<=secOO：mini<=sec11;mlnO<=minOO;hou

8、r1<=hourl1：hourO<=hourOO：endIf;endprocess;end;其通过编译打包后的control快如右②sst块的VHDL源代码如下:libraryieee;useleee.stdjoglcjl64.aU：useleee.stdjogic.unsigned.all;entitysstisport(m1emOts1tsO:lnstdjoglc.vector(3downto0);clk:Instd