数字时钟的设计报告论文

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1、数字时钟的设计报告论文科目:EDA技术与实践教程实验项目：数字钟实验组员：指导老师：完成日期：2010年6月1号目录一：电路设计目的二：电路设计的要求三：电路设计程序四：电路程序仿真五：硬件电路调试及故障排除六：使用说明七：心得体会摘要：本实验利用QuartusII软件，解惑所学的数字电路的知识设计一个多功能数字钟，具有正常时、分、秒计时，动态显示，清零，快速校分、整点报时功能。论文分析了整个电路的工作原理，还分别说明了各模块的设计原理，并对最终结果进行总结，最后提出了在实验过程中出现的问题和解决的

2、方案，以及后续设计思想。关键词:数字钟，功能，计时，报时一：实验目的：①学习掌握数字吋钟的设计方法。②学习较复杂的数字系统设计方法。③了解数字时钟的工作原理。④掌握用VHDL硬件描述语言的设计思想⑤掌握多位共阳数码管动态扫描显示驱动及编码。⑥通过数字吋钟的VHDL语言设计，提高团都会合作精神。二：实验要求①能进行正常的吋、分、秒计吋功能；②捉供八个数码管动态显示时、分、秒；③对于时钟提供校正功能，能对分、秒、时分别提供校正；④时钟能实现整点报时功能,当计时到达59分52秒时开始报时,在59分52秒，

3、59分54秒,59分56秒,59分58秒时的鸣叫，鸣叫声频为500HZ,在到达59分60秒时为最后一声整点报时，频率为1KH乙⑤脑中的功能，可以根据需要自己设定脑中的闹时时I'可（精确到分），响铃一分钟,期间可通过开关关闭闹钟三：电路设计程序1.硬件设计思路数字吋钟完全有开发板中的内部电路实现，显示电路外部的7位数码管来完成,苗脉冲和扫描有外部数字时钟源提供，复位及调分、调时分別由外部3个按键输入,输出分别连接到数码管的位选和断码，其硬件连接电路如下：1.软件设计思路在PLC的设计中，尤其是在较复杂

4、的设计中，应遵从自顶向下的设计方法,首先应将涉及项目分解成若干个较小的功能白模块，然后再通过一个顶层模块把所有功能自模块连接起来。因此，该数字吋钟就可以分成秒计吋，分计吋，吋计吋，动态扫描和数码管显示译码五大功能模块以及一个顶层模块。所以子模块全部采用VHDL语言设计，其中数码利用理图设计实现，如下图所示•x书o)rMoOQH6屮OJKt>0

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6、9!•4Pg-处4uZZ★■a叽34环>22laxwi:i:u口::y31“q■a!00053•各模块的电路程序设计©on

7、trol控制模块的VHDL的源代码如下:libraryieee;useieee.std」ogicJ164.all;useieee-stdgic.unsigned.all;entitycontrolisport(s:instd◎厂(5downto0);clktrstO:instd」ogic;minl.minOroutstd」ogiqvecrtc)H3downto0);sec1tsec0:outstd」ogic_vector(3downto0);hour1thour0:outstd厂(3down七o◎)

8、);end;architectureoneofcontrolissignalminltminOO^secll.secOO.hourll.hourOOrstdjogic.vectoHsdownto0);componentconiisport(strst:instdgic;q:outstd」ogic.vector(3downto0));endcomponentconi;beginu0:con1portmap(s=>s(O)>rst=>rstO>q=>secOO);u1:con1portmap(s=>s(

9、1)trst=>rs七Qq=〉sec11);u2:con1portmap(s=>s(2)trst=>rst0>q=>min00)：u3:con1portmap(s=>s(3)>rst=>rst0>q=>min11);u4:con1portmap(s=>s(4)#rst=>rstOtq=>hourOO);u5:con1portmap(s=>s(5)trst=>rst0>q=>hour11);process(elk)beginifclkzeventandclk=,1,thensed<=sed1;secO

10、<=secOO;min1<=sec11;minO<=minOO;hour1<=hour11;hourO<=hourOO;endif;endprocess;end;其通过编译打包后的control快如右収5卩0)*09D0)Rtaftp0]0]②sst块的VHDL源代码如下：libraryieee;useieee.std」◎gicJ164.all;useieee.std」◎gic.unsigned-all;entitysstispo^mtmO.sl.sOrinstd」o