EDAJSYVerilogHDL2PPT配套教学课件1第4章 时序仿真与硬件实现.ppt

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1、第4章时序仿真与硬件实现4.1Verilog程序输入与仿真测试4.1.1编辑和输入设计文件⑴新建一个文件夹。⑵输入源程序。⑶文件存盘。4.1Verilog程序输入与仿真测试4.1.2创建工程⑴打开并建立新工程管理窗口。⑵将设计文件加入工程中。4.1Verilog程序输入与仿真测试4.1.2创建工程⑶选择目标芯片。⑸结束设置。⑷工具设置。4.1Verilog程序输入与仿真测试4.1.3全程编译前约束项目设置⑴选择FPGA目标芯片。4.1Verilog程序输入与仿真测试4.1.3全程编译前约束项目设置⑵选择配置器件的工作方式。⑷选择目

2、标器件引脚端口状态。⑶选择配置器件和编程方式。⑸对双功能引脚进行设置。4.1Verilog程序输入与仿真测试4.1.4全程综合与编译4.1Verilog程序输入与仿真测试4.1.5仿真测试⑴打开波形编辑器。⑵设置仿真时间区域。4.1Verilog程序输入与仿真测试4.1.5仿真测试⑶波形文件存盘。⑷将工程CNT10的端口信号节点选入波形编辑器中。4.1Verilog程序输入与仿真测试4.1.5仿真测试⑸设置激励信号波形。4.1Verilog程序输入与仿真测试4.1.5仿真测试⑹图4-13是最后设置好的vwf仿真激励波形文件图。⑺仿

3、真器参数设置。⑻启动仿真器。⑼观察仿真结果。4.1Verilog程序输入与仿真测试4.1.6RTL图观察器应用4.2引脚锁定与硬件测试4.2.1引脚锁定4.2引脚锁定与硬件测试4.2.1引脚锁定4.2引脚锁定与硬件测试4.2.2编译文件下载（1）打开编程窗和配置文件。4.2引脚锁定与硬件测试4.2.2编译文件下载（2）设置编程器。（3）硬件测试。4.2引脚锁定与硬件测试4.2.3JTAG间接编程模式1.将SOF文件转化为JTAG间接配置文件。4.2引脚锁定与硬件测试4.2.3JTAG间接编程模式2.下载JTAG间接配置文件。4.2

4、.4USB-Blaster驱动程序安装方法4.3电路原理图设计流程4.3.1用原理图输入方式设计半加器4.3电路原理图设计流程（1）打开原理图编辑窗。（2）建立一个初始原理图文件。4.3电路原理图设计流程（3）原理图文件存盘。（4）创建原理图文件为顶层设计的工程。（5）绘制半加器原理图。（6）测试半加器。4.3电路原理图设计流程4.3.2完成全加器顶层设计4.3电路原理图设计流程4.3.3对全加器进行时序仿真和硬件测试4.4利用属性表述实现引脚锁定4.5宏模块逻辑功能查询4.6SignalTapII的使用方法4.6SignalTa

5、pII的使用方法1．打开SignalTap II编辑窗口2．调入待测信号4.6SignalTapII的使用方法3．SignalTapII参数设置4.6SignalTapII的使用方法4．文件存盘5．编译下载4.6SignalTapII的使用方法6．启动SignalTap II进行采样与分析4.6SignalTapII的使用方法6．启动SignalTap II进行采样与分析7．SignalTapII的其他设置和控制方法4.7编辑SignalTapII的触发信号实验4-1．多路选择器设计实验4-2．十六进制7段数码显示译码器设计实验实

6、验4-3．8位硬件乘法器设计实验4-4．应用宏模块设计数字频率计实验4-4．应用宏模块设计数字频率计实验4-4．应用宏模块设计数字频率计实验4-4．应用宏模块设计数字频率计实验4-4．应用宏模块设计数字频率计实验4-4．应用宏模块设计数字频率计实验4-4．应用宏模块设计数字频率计实验4-5．计数器设计实验4-6数码扫描显示电路设计实验4-7半整数与奇数分频器设计实验4-7半整数与奇数分频器设计实验4-7半整数与奇数分频器设计实验4-7半整数与奇数分频器设计实验4-8串行静态显示控制电路设计