EDA技术课件教学作者修改第3章 VHDL快速入门.ppt

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1、第3章VHDL快速入门【学习目标】通过本章学习应掌握VHDL体系结构、库与程序包、实体部分结构、结构体部分结构；数据选择器的VHDL描述中的相关语法现象；触发器的VHDL描述中的时钟信号的不同描述方法和相关语法现象。3.1VHDL体系结构3.1.1VHDL体系结构相对完整的VHDL设计由以下几个部分组成：（1）库、程序包；（2）实体；（3）结构体；（4）配置。VHDL程序基本结构如图3.1所示，图中显示了其各自的作用3.1VHDL体系结构图3.1VHDL程序基本结构3.1VHDL体系结构从图3.1中可以看出VHDL程序结

2、构由4个部分组成，这4个部分并不是每一个VHDL程序都必须具备的，其中只有实体和与之对应的结构体是必须的，其余两部分根据实际情况可选择。3.1VHDL体系结构【例3.1】3.1VHDL体系结构【例3.1】3.1VHDL体系结构需要说明的是，以上例子的实体和结构体分别是以“ENDENTITYxxx”和“ENDARCHITECTURExxx”语句结尾的，这是符合VHDL的IEEESTDl076-1993版的语法要求的。若根据VHDL’87版本，即IEEESTDl076-1987的语法要求，这两条结尾语句只需写成“END；”或

3、"ENDxxx；”。3.1VHDL体系结构3.1.2库、程序包（1）库（Library）在VHDL设计中，为了提高设计效率以及使设计遵循某些统一的语言标准或数据格式，有必要将有用的信息汇集在一个或几个库中以供调用。主要包括，预先定义好的数据类型，子程序设计单元的集合体（程序包），或预先设计好的各种设计实体等，库的说明总是放在设计单元的最前面。3.1VHDL体系结构库的格式如下：LIBRARY〈设计库名〉；USE〈设计库名〉·〈程序包名〉·ALL；---打开某库USE语句的使用有两种常用格式：1）Use库名·程序包名·项目

4、名；这种方式使用库中某个程序包中某个具体的项目。2）Use库名.程序包名.ALL；使用库中某个程序包中所有的项目3.1VHDL体系结构（2）程序包（Package）在设计实体中定义的数据类型，子程序或数据对象对于其他的设计实体是不同的，为了使已定义的常数，数据类型，元件调用说明以及子程序能被多个VHDL设计实体方便地访问和共享，可以将它们收集在一个VHDL程序包中。3.1VHDL体系结构3.1.3实体部分实体(ENTITY)：实体的格式如下：ENTITY实体名IS[GENERIC(常数名：数据类型[:设定值])]---本

5、书中均用[]表示可选项；PORT(列出设计的所有输入/输出信号)；END实体名；3.1VHDL体系结构【例3.1】3.1VHDL体系结构例3.1中计数器的实体对应的原理图符号如图3.2所示。图3.2实体对应的原理图符号3.1VHDL体系结构类属参量（GENERIC）：是一种端口界面常数，常用来规定端口的大小、实体中子元件的数目及实体的定时特性等。和常数的区别：常数只能从设计实体的内部得到赋值且不能改变，而类属参量的值可由设计实体的外部提供。此例中cntwidth宽度为4，也可容易地改变GENERIC（cntwidth：i

6、nteger：=8）。3.1VHDL体系结构端口信号名：端口信号名在实体中必须是唯一的，信号名应是合法的标识符。端口模式：端门模式有以下几种类型：IN：规定数据只能通过此端口被读入实体中。OUT：规定数据只能通过此端口从实体向外流出，或者说可以将实体中的数据向此端口赋值。3.1VHDL体系结构INOUT：输入输出双向端口。可以通过此端口读入外部的数据信息，也可以向此端口输入信号。如RAM的数据端口、单片机的I/O口。BUFFER：缓冲端口，与INOUT区别在于当需要输入数据时，只允许内部回读输出的信号，即允许反馈。如计数

7、器设计，可将计数器输出的计数信号回读，以作下一计数值的初值。与INOUT模式相比，BUFFER回读的信号不是由外部输入的，而是由内部产生、向外输出的信号。3.1VHDL体系结构各种端口模式可用图3.3表示。端口类型：定义端口的数据类型。常用的有integer、std_logic和std_logic_vector等。3.1VHDL体系结构3.1.4结构体部分所有能被仿真的实体都由结构体(ARCHITECTURE)描述，即结构体描述实体的结构或行为。—个实体可以有多个结构体，每个结构体分别代表该实体功能的不同实现方案。结构体

8、一般由图3.4所示各子部分构成。3.1VHDL体系结构图3.4结构体基本结构3.1VHDL体系结构结构体的语法格式如下：ARCHITECTURE结构体名OF实体名IS[说明语句]BEGIN功能描述语句；--并行处理语句；END结构体名；--结构体名可以任意，但当一个实体具有多个结构体时，取名不可重复。3.1VHDL体