dc综合实验指导书.doc

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1、dc综合实验指导书　　.......错误！未定义书签。　　1概述实验目的?描述综合过程中的四个基本步骤通过学习获得使用DesignCompiler的图形接口工具DesignAnalyzer进行层次化设计的经验。　　概述中包含很多先期的参考不要拘泥于这些细节，先开始进行练习。　　这些细节在开始时只会挫伤你的兴趣，在随后的讲义和实验中当你再次遇到同样问题（更为详细的细节）时却可以帮助你加深对概念的理解。　　初步概念在讲义中，综合过程被描述为翻译+逻辑优化+映像在Synopsys的一系列工具中，翻译是通过read_vhdl/read_verilog命令来执行

2、的。　　逻辑优化和映像是通过编译命令来执行的。　　在下图中对这个过程进行了阐释初步定义read_vhdl/read_verilog读入（V）HDL文件，执行语法和综合策略的检查，然后使用通用器件“建立”设计。　　约束不是DC的命令，而是一系列在使用DC时对设计的时序和面积提出要求的执行步骤。　　Compile命令优化一个设计并从你的目标工艺库映像到真正的门级，产生满足要求的实际电路。　　DC中的为映像过的设计将被映像后的新设计覆盖。dc综合实验指导书　　.......错误！未定义书签。　　1概述实验目的?描述综合过程中的四个基本步骤通过学习获得使用De

3、signCompiler的图形接口工具DesignAnalyzer进行层次化设计的经验。　　概述中包含很多先期的参考不要拘泥于这些细节，先开始进行练习。　　这些细节在开始时只会挫伤你的兴趣，在随后的讲义和实验中当你再次遇到同样问题（更为详细的细节）时却可以帮助你加深对概念的理解。　　初步概念在讲义中，综合过程被描述为翻译+逻辑优化+映像在Synopsys的一系列工具中，翻译是通过read_vhdl/read_verilog命令来执行的。　　逻辑优化和映像是通过编译命令来执行的。　　在下图中对这个过程进行了阐释初步定义read_vhdl/read_ver

4、ilog读入（V）HDL文件，执行语法和综合策略的检查，然后使用通用器件“建立”设计。　　约束不是DC的命令，而是一系列在使用DC时对设计的时序和面积提出要求的执行步骤。　　Compile命令优化一个设计并从你的目标工艺库映像到真正的门级，产生满足要求的实际电路。　　DC中的为映像过的设计将被映像后的新设计覆盖。　　步骤说明1.登录工作站2.进入工程目录Lab_1UNIX>cdlab_1UNIX>ls-a这是你的进行Lab_1实验的顶级目录；注意名为.synopsys_dc.setup的文件以及各子目录。　　在这个实验中你将执行的脚本档就存放在脚本文件

5、子目录中。　　3.在UNIX提示行中启动DesignAnalyzerUNIX>design_analyzer&4.按下列顺序选择菜单，打开DesignAnalyze命令行窗口Setup–CommandWindow命令行窗口帮助你管理执行的命令以及DC回馈的信息。　　调整窗口的位置和大小使DesignAnalyzer的窗口覆盖整个工作站屏幕的上半部。　　调整并移动命令窗口使其处于DesignAnalyzer窗口下方占据四分之一空间。　　5.按下列顺序选择菜单，读入my_chip.vhd文件Setup-Scripts–1.ReadMY_CHIPSource

6、Code在设计示例MY_CHIP中，以上五个菜单项帮助你走完整个DesignCompiler的基本步骤，这几个菜单项被称做是执行命令的DC脚本。　　这个菜单是特别为这个实验创建的；定义在工具建立文件中，这会在随后的讲义中讨论。　　你会在DesignAnalyzer窗口中看见MY_CHIP的“方程”图示。　　现在MY_CHIP设计已经出现在DC内存中了，表示其已经处于boolean格式，由GTECH器件构成电路6.双击“equation”图示进入“SymbolView”你将发现一个连有一些输入输出埠的方块。　　这就是设计的SymbolView，在右下角的

7、DesignAnalyzer窗口中显示出来。　　显示了设计的方块图。　　7.双击SymbolView中的方块进入“SchematicView”注意此时在在右下角的DesignAnalyzer窗口中显示为“SchematicView”。　　你会发现你的设计结构是由一些由通用的独立库中的组件构成的，这些组件位于Synopsys的GTECH库中。　　8.按下列顺序选择菜单，对设计进行约束Setup-Scripts-2.ConstrainMY_CHIP你会注意在Clock_In埠（左边最上方的端口）显示出红色波形标记。　　其脚本档声明这个埠将被视为一个周期为2

8、ns的时钟埠（500MHz）。　　其它约束（如操作环境，输入延时等）也被应用。　　你会很快学会