EDA课件 VHDL语言 第3章.pdf

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1、第3章QuartusII集成开发工具基于QuartusII进行EDA设计开发的流程3.1QuartusII原理图设计3.将设计项目设置成可调用的元件1.为本项工程设计建立文件夹2.输入设计项目和存盘元件输入对话框将所需元件全部调入原理图编辑窗并连接好4.设计全加器顶层文件5.将设计项目设置成工程和时序仿真连接好的全加器原理图f_adder.bdff_adder.bdf工程设置窗5.将设计项目设置成工程和时序仿真5.将设计项目设置成工程和时序仿真全加器工程f_adder的仿真波形加入本工程所有文件3.2QuartusII的优化设置1.Setting设置在QuartusII

2、软件菜单栏中选择“Assignments”中的“Setting…”就可打开一个设置控制对话框。可以使用Setting对话框对工程、文件、参数等进行修改，还可设置编译器、仿真器、时序分析、功耗分析等等。Settings对话框2.分析与综合设置作为QuartusII的编译模块之一，Analysis&Analysis&SynthesisSettings项中包含有四个项目：Synthesis包括QuarutsIIIntegratedSynthesis集VHDLInput成综合器，完全支持VHDL和VerilogHDL语言，并提供控制综合过程VerilogHDLInput的选

3、项。支持Verilog-1995标准（IEEE标准1364-DefaultParameters1995）和大多数Verilog-2001标准（IEEE1364-SynthesisNetlistOptimization2001），还支持VHDL1987标准（IEEE标准1076-1987）和VHDL1993标准（IEEE标准1076-1993）。3.优化布局布线Setting对话框的FitterSettings页指定控制时序驱动编译和编译速度的选择，如下图所示。moreFitterSettings选项页FitterSettings选项页在CompilationRepo

4、rt中查看适配结果在TimingClosureFloorplan中查看适配结果3.3QuartusII的时序分析在ChipEditor中查看适配结果全程编译前时序条件设置界面时序分析结果“MoreSettings…”中的设置3.4基于宏功能模块的设计算数运算模块库3.4.1乘法器模块Megafunction库是Altera提供的参数化模块库。从功能上看，可以把Megafunction库中的元器件分为：算术运算模块（arithmetic）逻辑门模块（gates）储存模块（storage）IO模块（I/O）lpm_mult（1）调用lpm_mult参数化乘法器lpm

5、_mult宏功能模块的基本参数表（2）lpm_mult参数设置（3）编译仿真8位有符号乘法器电路功能仿真波形输入输出位宽设置乘法器类型设置3.4.3计数器模块计数器输出端口宽度和计数方向设置计数器模和控制端口设置lpm_counter计数器功能仿真波形模24方向可控计数器电路更多控制端口设置3.4.5锁相环模块（1）输入altpll宏功能模块参数化锁相环宏模块altpll以输入时钟信号作为参考信号实现锁相，从而输出若干个同步倍频或者分频的片内时钟信号。与直接来自片外的时钟相比，片内时钟可以减少时钟延迟，减小片外干扰，还可改善时钟的建立时间和保持时间，是系统稳定工作的保证

6、。不同系列的芯片对锁相环的支持程度不同，但是基本的参数设置大致相同，下面便举例说明altpll的应用。选择芯片和设置参考时钟锁相环控制信号设置输入时钟设置（2）编译和仿真3.4.6存储器模块ROM（ReadOnlyMemory，只读存储器）是存储器的一种，利用FPGA可以实现ROM的功能，但其不是真正意义上的ROM，因为FPGA器件在掉电后，其内部的所有信息都会丢失，再次工作时需要重新配置。QuartusII提供的参数化ROM是lpm_rom，下面用一锁相环电路个乘法器的例子来说明它的使用方法，这个例子使用lpm_rom构成一个4位×4位的无符号数乘法器，利用查表方法完

7、成乘法功能。功能仿真波形数据线、地址线宽度设置控制端口设置如下图所示是基于ROM实现的4位×4位的无符号数乘法器电路图，其参数设置为：LPM_WIDTH=8LPM_WIDTHAD=8LPM_FILE=mult_rom.mif添加.mif文件仿真结果3.4.7其他模块Maxplus2库主要由74系列数字集成电路组成，包括时序电路宏模块和运算电路宏模块两大类，其中时序电路宏模块包括触发器、锁存器、计数器、分频器、多路复用器和移位寄存器，运算电路宏模块包括逻辑预算模块、加法器、减法器、乘法器、绝对值运算器、数值比较器、编译码器和奇偶校验器。对于