微机原理及应用ch4-stu.ppt

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1、第四章微处理器外部特性西南石油大学计算机科学学院教师郑津如何设计实现抢答器？问题：抢答器微处理器怎样与各部件构成完整系统？2教学重点最小组态下的基本引脚最小组态下的总线形成最小组态下的总线时序38088的引脚信号和总线形成外部特性表现在其引脚信号上，学习时请特别关注以下几个方面：⑴引脚的功能⑵信号的流向⑶有效电平⑷三态能力指引脚信号的定义、作用；通常采用英文单词或其缩写表示信号从芯片向外输出，还是从外部输入芯片，或者是双向的起作用的逻辑电平高、低电平有效上升、下降边沿有效低电平、高电平、高阻态48088的两种组态模式两种组态构成两种不同规模的应用系统最小组态模式构成小规模

2、的应用系统8088本身提供所有的系统总线信号最大组态模式构成较大规模的应用系统，例如可以接入数值运算协处理器80878088和总线控制器8288共同形成系统总线信号5两种组态利用MN/MX引脚区别MN/MX接高电平为最小组态模式MN/MX接低电平为最大组态模式两种组态下的内部操作并没有区别IBMPC/XT采用最大组态本书以最小组态展开基本原理通常在信号名称加上划线（如：MX）或星号（如：MX*）表示低电平有效8088的两种组态模式6A最小组态下的引脚定义B最小组态下的总线形成C最大组态下的引脚定义8088的两种组态模式D最大组态下的总线形成78088的引脚图1234567

3、8910111213141516171819204039383736353433323130292827262524232221GNDA14A13A12A11A10A9A8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15AD16/S3AD17/S4AD18/S5AD19/S6SS0*(HIGH)MN/MX*RD*HOLD(RQ*/GT0*)HLDA(RQ1*/GT1*)WR*(LOCK*)M/IO(S2*)DT/R*(S1*)DEN(S0*)ALEINTATEST*READYRESET8088数据和地址引脚读写控制引脚中断请求和响应

4、引脚总线请求和响应引脚其它引脚81.数据和地址引脚AD7～AD0（Address/Data）地址/数据分时复用引脚，双向、三态在访问存储器或外设的总线操作周期中：引脚在第一个时钟周期输出存储器或I/O端口的低8位地址A7～A0其他时间用于传送8位数据D7~D0A15～A8（Address）中间8位地址引脚，输出、三态这些引脚在访问存储器或外设时，提供全部20位地址中的中间8位地址A15～A89A19/S6～A16/S3（Address/Status）地址/状态分时复用引脚，输出、三态访问存储器的第一个时钟周期：输出高4位地址A19～A16在访问外设的第一个时钟周期：全部输

5、出低电平无效其他时间输出状态信号S6～S32.读写控制引脚ALE（AddressLatchEnable）地址锁存允许:输出、三态、高电平有效ALE引脚高有效时:复用引脚AD7～AD0和A19/S6～A16/S3正在传送地址信息用途：锁存地址由于地址信息在这些复用引脚上出现的时间很短暂，所以系统可以利用ALE引脚将地址锁存起来10DEN*（DataEnable）数据允许，输出、三态、低电平有效有效时，表示当前数据总线上正在传送数据，可利用他来控制对数据总线的驱动DT/R*（DataTransmit/Receive）数据发送/接收，输出、三态该信号控制数据收发器对数据的驱动方

6、向高电平：数据自CPU输出（发送）低电平：数据输入CPU（接收）2.读写控制引脚（续1）IO/M*（InputandOutput/Memory）I/O或存储器访问：输出、三态引脚输出高电平：CPU将访问I/O端口，地址总线A15～A0提供16位I/O地址引脚输出低电平：CPU将访问存储器，地址总线A19～A0提供20位存储器地址WR*（Write）写控制，输出、三态、低电平有效有效时，表示CPU正在写出数据给存储器或I/O端口RD*（Read）读控制，输出、三态、低电平有效有效时，表示CPU正在从存储器或I/O端口读入数据112.读写控制引脚（续2）IO/M*、WR*和R

7、D*是最基本的控制信号组合后，控制4种基本的总线周期IO/M*WR*RD*总线操作001存储器写10存储器读101I/O写10I/O读122.读写控制引脚（续3）READY存储器或I/O口就绪，输入、高电平有效在总线操作周期中，8088CPU会在第3个时钟周期的前沿测试该引脚——用于总线扩展同步方式如果测到高有效，CPU直接进入第4个时钟周期如果测到无效，CPU将插入等待周期TwCPU在等待周期中仍然要监测READY信号，有效则进入第4个时钟周期，否则继续插入等待周期Tw13SS0*（SystemStatus0）最小组态模式下