锁相技术译文翻译.doc

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1、锁相技术译文翻译英文原文:AnOn-ChipAll-DigitalMeasurementCircuittoCharacterizePhase-LockedLoopResponsein45-nmSOI译文：45纳米SOI全数字片上测量电路表征锁相环响应特性年级专业:姓名：学号:2013年6月2日英文中文AnOn-ChipAll-DigitalMeasurementCircuittoCharacterizePhase-LockedLoopResponsein45-nmSOIAbstract—Anall-digitalmeasurementC

2、ircuit,builtin45-nmSOI-CMOSenableson-chipcharacterizationofphase-lockedloop(PLL)responsetoaself-inducedphasestep・ThistechniqueallowsestimationofPLLclosed-loopbandwiclthandjitterpeaking・Thecircuitcanbeusedtoplotstep-responsevs.time,measurestaticphaseerror,andobservephase-

3、lockstatus.INTRODUCTIONManyapplicationssuchasPCIExpress™requireaPLLtoproducealow-jitterclockatagivenfrequencywhilemeetingstringentbandwidthandjitterpeakingrequirements.Process,voltage,andtemperature(PVT)variationsaswellasrtmdomdevicemismatchmakeitdifficulttoguarantceanar

4、rowrangeforPLLresponse.Forexample,loopparameterssuchasVCOgaincouldvarybymorethan2XoverPVTcorners.InFig・1,weseetheclosed-loopjittertransferfunctionsoftwoPLLswithidenticalrefereneeclockandoutputfrequencies.OnePLLexhibitslargepeakingandlowbandwidthwhiletheothershowslittlepe

5、akingbuthighbandwiclth.Althoughdifferencesinthisexamplearemoreextremethanusual,similarbutsmallerdifferencesoftenresultfromPVTvariations.PLLresponseisoftenmeasuredonatestbenchusingsignalgenerators,oscilloscopes,and/orspectrumanalyzers・Forexample,thetransferfunctio45纳米SOI全

6、数字片上测量电路表征锁相环响应特性摘要-一建立在45纳米的SOT-CMOS上一个全数字测量电路，它能够表征PLL对自诱导相步进的响应这项技术允许对PI丄闭环带宽和抖动峰值的估计。这个电路被用来绘制阶跃响应随时间变化的曲线，测量静态相位误并和观察相位锁定状态。介绍很多应用例如PCIExpress™需要一个PLL来产生一个低抖动的在一个给定频率的时钟，这个频率满足精确带宽和抖动峰值的要求。T艺，电压，和温度(PVT)变化以及随机的选择不搭配的器件祁使得很难保证一个窄的变化范围的PLL响应，例如，环路参数如VC0增益变化可能超过PVT角2倍上

7、以。图一屮，我们可以看到两个具有相同参考时钟和输出频率PI丄的闭环抖动传递函数一个PLL展现大的峰值和低带宽，而另一个展示了小峰值但是高带宽虽然这个例了中显示的羌异比通常的要极端，这种相似会随着PVT的变化而变小PLL的响应往往使用一个信号发生器、示波器，和/或频谱分析仪。nsinFig.1wereautomaticallygeneratedbymodulatingthe100-MHzreferenceclockwithvariousfrequencieswhileobservingtheamplitudesoftheresulting

8、outputspurs.Suchmethods,whichmayrequiremanysecondstocomplete,motivatetheneedforfaster,lessexpensive,and