FPGA高级课程之时序分析解析(TIMING_ANALYSIS).ppt

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1、2011-9至芯科技郭佩FPGA高级课程之时序分析时序分析分析的是什么D触发器理解：书上提到“不同的抽象级别”里面的RTL级除了正确可靠的结果，还有成本因素，学习后对FPGA能有更深的理解这一块是很多FPGA工程师的短板，却是做ASIC必须的技能。需要自学探索，需要与时俱进尤其是高校毕业的硕士，博士，在做研究的时候不注重降低器件成本，对此完全无视。通过使用更好的器件，尝试其他的代码写法跳过这一步WHY时序分析？FPGA高级课程之时序分析Xilinx的时序分析（约束）工具，方法Altera的timeque

2、st及静态时序分析工具本次课程的目的：学习基本时序分析思想，建立基本的时序分析概念，以便在日后项目需求中探索巩固。对于一般的FPGA设计和IC设计验证来说，需要掌握的程度不一样。学习本次课程需要了解其思想以及大致分析流程，课后对不断更新的软件工具的使用技巧进行实践和探索，尤其是timequest工具更新快，需要有探索精神FPGA高级课程之时序分析建立时间和保持时间FPGA高级课程之时序分析恢复时间和移除时间（异步信号）FPGA高级课程之时序分析clk_aclk_bclk_aclk_b工具自动，不着重理解

3、分析的路径FPGA高级课程之时序分析寄存器到寄存器寄存器到输出（外部寄存器）输入（外部寄存器）到寄存器分析的目标建立时间保持时间恢复时间移除时间对每种路径都进行四种分析（如果存在的话），目的是分析设计中不论何处存在的所有寄存器寄存器到寄存器的时序分析FPGA内部结构内部时序正确的结果内部时序不正确的结果（组合逻辑延时太大）内部时序需要满足的式子建立时间：Tco+Tdelay+TsetupTpd+Th能够得到什么结论？FPGA与外部器件的时序关系输入FPGA信

4、号Timequest快速入门训练-以quartus自带FIR为例FPGA高级课程之时序分析TimeQuest就一定要搞定见pdfFPGA高级课程之时序分析使用自己设计的任意一个工程文件，练习用timequest查看时序报告；给自己的项目添加完整的时序约束，将约束写入项目中，重新分析时序；尝试使用高速全局时钟和苛刻的约束，使得时序分析产生冲突，定位冲突，学会看时序分析波形图FPGA高级课程之时序分析时序分析总结-wordFPGA验证及后仿真-wordFPGA高级课程之时序分析时钟，输入输出，管脚，区域约束

5、等，详见PDFXilinx的时序分析及约束教程FPGA高级课程之时序分析Xilinx添加区域约束结果添加区域约束后，经过约束后的逻辑区域靠近管脚，逻辑相对集中，减少线延迟，最大时钟频率得到提升。