复杂可编程逻辑器件FPGA信号灯.doc

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1、复杂可编程逻辑器件及数字系统设计系别电子信息工程系专业电子信息学生姓名项伟班级/学号电信1004/2010010585成绩实验一熟悉软硬件环境及使用一、实验目的1．学习Quares(或ISE)软件的基本操作；2．学习原理图和VerilogHDL两种设计输入方法；3．初步掌握器件设计输入、编译、仿真、下载的过程；4．学习实验装置的使用方法。二、实验要求选用课上或书中的例题，按照第二章所述练习Quares(或ISE)软件的使用：分别选用原理图输入方式和VerilogHDL输入方式进行电路功能设计；掌握FPGA的开发步骤——设计输入、设计实现、设计验证；按照

2、第五章所述了解实验装置的工作原理和使用方法。三、源代码实验二组合逻辑电路的设计一、实验目的1．设计8段译码器、两路4位二进制比较器，并在实验装置上验证所设计的电路；2．学习用VerilogHDL语句进行逻辑描述。二、实验要求用VerilogHDL中真值表的设计方法设计8段译码器、用布尔方程的设计方法设计两路4位二进制比较器，对FPGA器件进行配置及下载来验证自己的设计，验证电路的外围器件可选用按键输入、指示灯输出。8段译码器的逻辑功能输入输出in[3..0]dpgfedcba000111111100000110201011011301001111401

3、100110501101101601111101700000111801111111901101111A01110111B01111100C00111001D01011110E01111001F01110001两路4位二进制比较器逻辑功能输入输出a[3..0]b[3..0]HLEa[3..0]>b[3..0]100a[3..0]

4、设计8位锁存器、用VerilogHDL输入方式设计60分频器。验证电路的外围器件可选用按键输入、数码管输出。三、源代码modulefp20(clk,clock);inputclk;outputclock;reg[24:0]count;regclock;parameterPRD=10485760;always@(posedgeclk)beginif(count==PRD)begincount<=0;clock<=~clock;endelsecount<=count+1;endendmodule四、结果分析系统产生60分频器的时钟脉冲。思考题：如何消除险象

5、竞争？答：竞争冒险最重要的危险是引起毛刺现象。当组合逻辑电路存在冒险现象时，可以采取修改逻辑设计，增加选通电路，增加输出滤波等多种方法来消除冒险现象。实验四数字电路系统实验——设计交通灯控制器一、实验目的1．设计一个简易交通灯控制器，并在实验装置上验证所设计的电路；2．学习层次化设计方法。二、实验要求位于十字路口的交通灯，在A方向和B方向各有红、黄、绿三盏灯，亮灭顺序如表所示，1表示亮，0表示灭，假设灯亮灭时间均为1S。本实验设计输入方法、验证器件不限，最终需建立一个元件符号。A方向B方向红灯黄灯绿灯红灯黄灯绿灯10000110001001001001

6、0100001100010100010010100010三、源代码modulefenpin(clk,clock);inputclk;outputclock;reg[23:0]count;regclock;parameterPRD=10000000;always@(posedgeclk)beginif(count==PRD)begincount<=0;clock<=~clock;endelsecount<=count+1;endendmodulemodulejishu(clock,jishu);inputclock;output[2:0]jishu;re

7、g[2:0]jishu;always@(posedgeclock)jishu<=jishu+1;endmodulemoduleyima(clock,jishu,yima);inputclock;input[2:0]jishu;output[5:0]yima;reg[5:0]yima;always@(posedgeclock)begincase(jishu)6'b000:yima<=6'b100001;6'b001:yima<=6'b100010;6'b010:yima<=6'b010010;6'b011:yima<=6'b010100;6'b100:y

8、ima<=6'b001100;6'b101:yima<=6'b010100;6'b110:yi