数字电路 第十一章.ppt

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1、第十一章硬件描述语言VHDL11.1概述一、硬件描述语言（HDL）二、VHDL的发展概况三、用VHDL设计硬件电路的过程8/30/20211第11章硬件描述语言VHDL一、元件（component)二、VHDL基本结构11.2.1实体（ENTITY）11.2.2结构体（ARCHITECTURE）11.2.3配置（CONFIGURATION）11.2.4库（LIBRARY）11.2.5包（PACKAGE）11.2VHDL基本结构8/30/20212第11章硬件描述语言VHDL11.3.1VHDL词法规则与标识符11.3.2数据对象和数据类型11.3.3运算符(operator)11.

2、3VHDL语言元素8/30/20213第11章硬件描述语言VHDL一、条件语句（if）二、开关语句（case）11.4VHDL常用编程语句11.4.1顺序（SEQUENTIAL）描述语句8/30/20214第11章硬件描述语言VHDL一、进程语句二、信号赋值语句三、whenelse语句四、withselect语句五、元件说明语句、元件例化语句11.4.2并发（CONCURENT）描述语句8/30/20215第11章硬件描述语言VHDL11.5.1组合逻辑电路设计11.5.2时序逻辑电路设计11.5基本逻辑电路设计参考教材作业8/30/20216第11章硬件描述语言VHDL1.VHD

3、L:VHSICHardwareDescriptionLanguage；VHSIC:VeryHighSpeedIntegratedCircuit；可以描述硬件电路的功能、信号连接关系及定时关系的语言。它可以比电原理图更有效地表示硬件电路的特性。2.Verilog-HDL第11章硬件描述语言VHDL11.1概述一、硬件描述语言（HDL）8/30/20217第11章硬件描述语言VHDL1.IEEE1076-1987(VHDL-87)VHDL-93相对于VHDL-87没有什么大变化，主要是增加了针对VHDL模型的新的VHDL命令和属性。2.IEEE1164-1993(VHDL-93)二、V

4、HDL的发展概况8/30/20218第11章硬件描述语言VHDL三、用VHDL设计硬件电路的过程所谓用VHDL设计是指由设计者编写代码，然后用模拟器验证其功能，再把这些代码综合成一个与工艺无关的网络表，即翻译成由门和触发器等基本逻辑元件组成的原理图（门级电路），最后完成硬件设计。8/30/20219第11章硬件描述语言VHDL图11.2.1一个元件分两部分：实体和结构体entityand_2isport(in_a,in_b:instd_logic;out_a:outstd_logic);endand_2;architecturebehavioralofand_2isbeginout

5、_a<=in_aandin_b;endbehavioral;图11.2.2元件AND_2的VHDL描述11.2VHDL基本结构一、元件(component)8/30/202110第11章硬件描述语言VHDL1.实体（Entity）:定义元件的外部接口；2.构造体（Architecture）:指定元件的内部结构、输入与输出之间的关系等，是对元件具体功能的描述；3.包集合（Package）:存放各元件都能共享的数据类型、常量和子程序等；4.配置（Configuration）:把一个具体的结构体和实体结合在一起，来组成系统设计的不同版本；5.库（Library）:存放已经编译的实体、构造

6、体、包集合和配置；二、VHDL基本结构8/30/202111第11章硬件描述语言VHDLlibraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;useieee.std_logic_arith.all;--库、包集合调用。entitycntm16isport(clr:instd_logic;clk:instd_logic;q:bufferstd_logic_vector(3downto0));endcntm16;--实体。architecturertlofcntm16isbeginprocess(cl

7、k,clr)variablei:integerrange0to15;beginif(clr=‘0’)theni:=0;elsif(clk’eventandclk=‘1’)thenif(i=15)theni:=0;elsei:=i+1;endif;endif;q<=conv_std_logic_vector(i,4);endprocess;endrtl;--结构体。例11.2.1用VHDL描述一个具有异步清零的4位计数器。8/30/202112第11章硬件描述语言VHD