IC设计软件和工具介绍.doc

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1、COMPOSER - CADENCE 逻辑图输入　　这个工具主要针对中小规模的ASIC以及MCU电路的逻辑设计,大的东西可能需要综合了。虽然现在电路越设计越大，有人言必称SYNOPSYS，但只要仔细到市场上端详一下，其实相当大部分真正火暴卖钱的东西还是用CADENCE的COMPOSER加VIRTUOSO加VERILOG—XL加DRACULA流程做的。原因很简单，客户可不买你什么流程的帐，什么便宜性能又好就买什么。备用PC上的工具：WORKVIEW OFFICE　　DC - SYNOPSYS 逻辑综合　　这个不用说了，最经典的。但老实

2、说在我们现在的设计流程里用得还不多，最关键问题还是一个市场切入问题。备用工作站上的工具：AMBIT，这个工具其实很不错，它和SE都是CADENCE出的，联合起来用的优势就很明显了。PC上用的备用工具可以选NT版的SYNOPSYS，SYNPILIFY也不错，但主要是用做FPGA综合的。其实最终你拿到的库有时最能说明问题，它不支持某工具，转换？急吧。　　VIRTUOSO - CADENCE 版图设计　　这个大家比较熟了，但个人还是喜欢用PC上的TANNER。原因是层与层之间的覆盖关系用调色的模式显示出来比直接覆盖显示就是舒服。可惜人家老

3、大，国产的《熊猫》也学了这个模式。倒是以前有个COMPASS，比较好用，可惜现在不知哪去了。　　SE - CADENCE 自动布局布线　　有了它，很多手工版图的活儿就可以不用做的，实在是一大进步。可惜残酷市场上如果规模不大的东西人家手画的东西比你自动布的小40%，麻烦就大了。APOLLO用的人还不是很多吧。PC上的TANNER 据说也能做，针对线宽比较粗，规模不太大的设计。　　VERILOG—XL - CADENCE 逻辑仿真　　VERILOG就是CADENCE的发明，我们的版本比较老，现在该工具是不是停止开发了？CADENCE 新

4、推都叫NC-VERILOG。SYNOPSYS的VCS是不是比NC强，反正两公司喊的挺凶，哪位对这个两个东西都比较了解，不妨对比一下。PC上的Model Sim也很不错。我一直觉得仿真是数字逻辑设计的核心，DEGUG靠脑子和手推是不够用的。可惜往往有时候还不能过分依赖仿真结果，因为一些因素还是不能完全包罗进去。如果哪天真的仿真完芯片就必定OK了，做芯片的乐趣也没了。DRACULA - CADENCE LVS、DRC、ERC、LPE虽然比较老，已经成了CADENCE搭售的产品，但是经典了。STAR—SIM - SYNOPSYS（原AVA

5、NT！） 后仿真如果你对小规模的电路不放心（尤其是自建库的设计），用这个做一次FULL-CHIP的后仿真，问题就不大了。还有一个是查电路的故障，一个芯片所有逻辑设计都对的，东西就出不来，可以针对性的仿真内部的关键信号。不看过就不知道，其实内部信号的传输远不如你在数字仿真时漂亮。                                 IC设计工具很多，其中按市场所占份额排行为Cadence、MentorGraphics和Synopsys。这三家都是ASIC设计领域相当有名的软件供应商。其它公司的软件相对来说使用者较少。中国华

6、大公司也提供ASIC设计软件（熊猫2000）；另外近来出名的Avanti公司，是原来在Cadence的几个华人工程师创立的，他们的设计工具可以全面和Cadence公司的工具相抗衡，非常适用于深亚微米的IC设计。下出按用途对IC设计软件作一些介绍。（1）设计输入工具这是任何一种EDA软件必须具备的基本功能。像Cadence的composer,viewlogic的viewdraw,硬件描述语言VHDL、VerilogHDL是主要设计语言，许多设计输入工具都支持HDL。另外像Active—HDL和其它的设计输入方法，包括原理和状态机输入方

7、法，设计FPGA/CPLD的工具大都可作为IC设计的输入手段，如Xilinx、Altera等公司提供的开发工具，ModelsimFPGA等。（2）设计仿真工作我们使用EDA工具的一个最大好处是可以验证设计是否正确，几乎每个公司的EDA产品都有仿真工具。Verilog—XL、NC—verilog用于Verilog仿真，Leapfrog用于VHDL仿真，AnalogArtist用于模拟电路仿真。Viewlogic的仿真器有：viewsim门级电路仿真器，speedwaveVHDL仿真器，VCS—verilog仿真器。MentorGrap

8、hics有其子公司ModelTech出品的VHDL和Verilog双仿真器：ModelSim。Cadence、Synopsys用的是VSS（VHDL仿真器）。现在的趋势是各大EDA公司都逐渐用HDL仿真器作为电路验证的工具。（3）综合