高速PCB设计的相关概念.ppt

《高速PCB设计的相关概念.ppt》由会员上传分享，免费在线阅读，更多相关内容在PPT专区-天天文库。

1、高速PCB设计主要教学内容高速电路设计的相关概念高速电路信号完整性设计高速电路布局布线规则高速电路设计的相关概念高速电路：频率达到或超过45~50MHz的电路占整个电子系统比例较大时的电路。50%系统>50MHz20%系统>120MHz产生传输线效应传输延时>1/2上升沿存在信号完整性问题反射叠加必须使用高速电路设计知识高速电路设计的相关概念高速PCB设计常见的问题反射信号原因：过长的走线；未被匹配的终结传输线，过量电容或电感以及阻抗失配轮廓失真；设计失败；EMI增加；系统失败延时和时序错误表现：高低门限变化时保持一段时间信号不跳

2、变；原因：驱动过载；走线过长高速电路设计的相关概念多次跨越逻辑电平门限错误表现：在门限附近多次震动原因：过长的走线；未被匹配的终结传输线，过量电容或电感以及阻抗失配过冲与下冲原因：走线过长，信号变化太快后果：损坏元器件串扰定义：一根信号线有信号通过，PCB板上相邻的信号线上产生感应信号原因：信号线距离太近。异步通信和时钟信号更容易产生串扰高速电路信号完整性信号完整性（SignalIntegrity，SI）：指信号线上的信号质量影响完整性的因素反射阻抗不匹配负载阻抗<源阻抗反射负电压负载阻抗>源阻抗反射正电压影响阻抗的因素：布线的几

3、何形状、不正确的线端接、电源平面不连续、连接器高速电路信号完整性振铃信号振铃（ringing）和环绕振荡(rounding):电感和电容引起振铃：欠阻尼环绕振荡：过阻尼一般发生在周期信号适当的端接可以减少，但不能彻底消除地弹电路中大电路涌动引起串扰互感和互容引起在两个信号线与地平面共同作用产生高速电路信号完整性解决措施敏感电路和噪声源隔离敏感电路噪声源一般电路时钟数据转换电路高速逻辑数字I/O供电电源低速电路时钟数据转换电路高速逻辑数字I/O供电电源低速电路高速电路信号完整性阻抗控制和终端匹配信号接收端串联小电阻连续的电源平面和地

4、平面回流路径小→电流环路小→辐射也小避免直角走线差分对布线长度相等两条线必须尽量靠近布线两条线必须长度完全一致高速电路信号完整性电源退耦电源引脚和地引脚与退耦电容之间的引线要短粗选择低ESR效应的电容选择小封装电容，减小封装电感高速电路的布局布线规则PCB布局的要求不同单元电路必须有各自独立的布局空间要考虑使板上的信号走线尽量短大电流、高频电路、敏感电路尽量靠近电源模块，但相互之间要保持距离不相干的信号线上的电感和类似器件不可就近平行放置高速电路的布局布线规则PCB走线考虑因素避免串扰回路面积小重要线先走信号线的阻抗要匹配高速电路

5、的布局布线规则PCB走线原则3W（W线宽）解决串扰走线方向有一个连续平面回路面积小（信号、电源）保证地平面的完整性晶振和高速敏感元件下要有地层相邻层的走线要尽量十字型电源平面不能交叉避免出现分支时钟和重要信号线，应让地线伴随着走高速电路的布局布线规则走线禁止直角线长不能与信号的频率构成谐振阻抗尽可能保持一致（少走过孔、弯曲、跨层）时钟、高速信号线尽可能在一层上时钟、高速信号线禁止穿越密集过孔区和器件引脚间避免一条直线上有密集连续的过孔电源平面和地平面尽可能包围连接器的每个插针禁止跨区域走线高速差分信号线和类似信号线，走线要遵循等长

6、、对称、就近和共处一层的原则高速电路的布局布线规则跨分割区的连线应在连接桥或靠近连接点行走一对多的时钟或驱动信号线，采用菊链式或星形布线，避免粗短的分支不同电源基准的信号线不要直接跨电源平面走线，应从地平面走线时钟数据转换电路高速逻辑数字I/O供电电源低速电路